常連

### 実現したいこと
DE10を使い、SW0～9のスライドスイッチを押すことで0～9の値が入力され、（例:１，２の順で押すと12と認識する）KEY0のボタンを押すと、1から入力した数までの総和が7セグメントディスプレイに最大6桁まで表示される。また、入力中及び表示後にKEY1のボタンを押すと、処理がリセットされるプログラムを制作したい。

### 発生している問題・分からないこと
7セグメントディスプレイに0が表示されたまま何を押してもうんともすんとも言わない。ピン番号もあっているはずなのになぜか動かない。

### エラーメッセージ
```error
コンパイル後もエラーは吐かれていなかった。
```

### 該当のソースコード

```VHDL
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity sumtotalcounter1 is
    Port (
        clk          : in  std_logic;  -- クロック信号
        reset_button : in  std_logic;  -- リセットボタン
        sum_button   : in  std_logic;  -- 決定ボタン
        SW           : in  std_logic_vector(9 downto 0); -- スライドスイッチ (0～9)
        HEX0         : out std_logic_vector(7 downto 0); -- 最下位桁の7セグメント
        HEX1         : out std_logic_vector(7 downto 0); -- 2桁目
        HEX2         : out std_logic_vector(7 downto 0); -- 3桁目
        HEX3         : out std_logic_vector(7 downto 0); -- 4桁目
        HEX4         : out std_logic_vector(7 downto 0); -- 5桁目
        HEX5         : out std_logic_vector(7 downto 0)  -- 6桁目
    );
end sumtotalcounter1;

architecture Behavioral of sumtotalcounter1 is
    signal input_num   : unsigned(19 downto 0) := (others => '0'); -- 入力値（最大6桁）
    signal current_digit : integer range 0 to 5 := 0; -- 現在の桁数（0～5）
    signal total_sum   : unsigned(19 downto 0) := (others => '0'); -- 総和
    signal bcd_output  : std_logic_vector(23 downto 0) := (others => '0'); -- BCD変換用
    signal sw_prev     : std_logic_vector(9 downto 0) := (others => '0'); -- スイッチの前回状態

    -- 数字→7セグメント表示デコード関数（アクティブロー対応）
    function decode_7seg(bcd_digit : std_logic_vector(3 downto 0)) return std_logic_vector is
        variable seg_output : std_logic_vector(7 downto 0);
    begin
        case bcd_digit is
            when "0000" => seg_output := "11000000"; -- 0
            when "0001" => seg_output := "11111001"; -- 1
            when "0010" => seg_output := "10100100"; -- 2
            when "0011" => seg_output := "10110000"; -- 3
            when "0100" => seg_output := "10011001"; -- 4
            when "0101" => seg_output := "10010010"; -- 5
            when "0110" => seg_output := "10000010"; -- 6
            when "0111" => seg_output := "11111000"; -- 7
            when "1000" => seg_output := "10000000"; -- 8
            when "1001" => seg_output := "10010000"; -- 9
            when others => seg_output := "11111111"; -- すべて消灯
        end case;
        return seg_output;
    end function;


begin
    -- 入力処理
    process(clk, reset_button)
        variable detected_num : integer := -1; -- 入力された数字を保持
        variable inverted_sw  : std_logic_vector(9 downto 0); -- スイッチ入力を反転した信号
    begin
        if reset_button = '1' then
            input_num <= (others => '0'); -- 入力値リセット
            current_digit <= 0; -- 桁数リセット
            total_sum <= (others => '0'); -- 総和リセット
        elsif rising_edge(clk) then
            -- スイッチ入力を反転（アクティブロー対応）
            inverted_sw := not SW;

            -- スライドスイッチの状態を確認
            detected_num := -1;
            for i in 0 to 9 loop
                if inverted_sw(i) = '1' and sw_prev(i) = '0' then -- スイッチがアクティブになった瞬間
                    detected_num := i; -- 対応する数字を取得
                end if;
            end loop;
            sw_prev <= inverted_sw; -- 現在のスイッチ状態を保持

            -- 入力された数字を処理
            if detected_num /= -1 and current_digit < 6 then
                -- 桁をシフトして新しい数字を追加
                input_num <= (input_num(19 downto 4) & to_unsigned(detected_num, 4));
                current_digit <= current_digit + 1;
            end if;

            -- 総和計算
            if sum_button = '1' then
                total_sum <= total_sum + resize(input_num, total_sum'length); -- 総和を加算
                input_num <= (others => '0'); -- 入力値リセット
                current_digit <= 0; -- 桁数リセット
            end if;
        end if;
    end process;


    -- 総和をBCDに変換
    process(total_sum)
        variable temp : integer := 0;
        variable bcd  : std_logic_vector(23 downto 0) := (others => '0');
    begin
        temp := to_integer(total_sum); -- 総和を整数に変換
        for i in 0 to 5 loop
            bcd((i * 4) + 3 downto i * 4) := std_logic_vector(to_unsigned(temp mod 10, 4));
            temp := temp / 10;
        end loop;
        bcd_output <= bcd;
    end process;

    -- 各桁のBCD値を7セグメントディスプレイに出力
    HEX0 <= decode_7seg(bcd_output(3 downto 0));    -- 最下位桁
    HEX1 <= decode_7seg(bcd_output(7 downto 4));    -- 2桁目
    HEX2 <= decode_7seg(bcd_output(11 downto 8));   -- 3桁目
    HEX3 <= decode_7seg(bcd_output(15 downto 12));  -- 4桁目
    HEX4 <= decode_7seg(bcd_output(19 downto 16));  -- 5桁目
    HEX5 <= decode_7seg(bcd_output(23 downto 20));  -- 6桁目
end Behavioral;

```

### 試したこと・調べたこと
- [x] teratailやGoogle等で検索した
- [ ] ソースコードを自分なりに変更した
- [ ] 知人に聞いた
- [x] その他

##### 上記の詳細・結果
デバウンス回路が必要ではないかとchatgptに言われたので現在実装中。

### 補足
![イメージ説明](https://ddjkaamml8q8x.cloudfront.net/questions/2024-11-16/f29029be-0a2b-41a1-8559-e3d33404fb78.png)
現在このような状態。

VHDLの総和計算プログラムのエラー

基本的な質問で申し訳ありません。

ある信号`data`が次のように宣言されています。

```vhdl
SIGNAL data : MY_ARRAY := (OTHERS => (OTHERS => '0'));
```

ここで`MY_ARRAY`というのは

```vhdl
TYPE MY_ARRAY IS ARRAY(511 DOWNTO 0) OF STD_LOGIC_VECTOR(31 DOWNTO 0);
```

と宣言されています。

ここであるエンティティで

```vhdl
d => data(CONV_INTEGER(x"40")),
```

と信号の代入がされていました。`d : IN STD_LOGIC_VECTOR(31 DOWNTO 0);`です。

ここで調べてもわからないのは、

1. 0x40つまり64番目の`STD_LOGIC_VECTOR(31 DOWNTO 0)`に`d`を代入しているということでよろしいのでしょうか？
2. `d => data(CONV_INTEGER(x"40")),`は直接`d => data(64),`と書いても構いませんか？
3. 例えば配列のn番目の`STD_LOGIC_VECTOR(31 DOWNTO 0);`のmビット目を取り出したかったら`data(n, m)`と書けば良いのでしょうか？

色々と調べたのですがわかりませんでした。また一人で勉強しているのでこちらで質問させていただきました。

よろしくお願いします。

VHDLの配列について

### 前提・実現したいこと

VHDLの処理で論理右ビットシフトをしようとしたのですが下記の様なエラーメッセージが出てしまいました。VHDLでビットシフトを使うには何か追加でライブラリが必要でしょうか。

### 発生している問題・エラーメッセージ

```
no function declarations for operator "srl"
```

### 該当のソースコード

```VHDL
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;

--中略

begin
  A_OUT <= B         when OP = "10000" else 
             A - B   when OP = "01000" else
             A and B when OP = "00111" else
             A srl B when OP = "00101" else
             A + B;

--後略
```

### 試したこと

ライブラリの不足を疑い、いくつかのライブラリを追加してみたのですが解決しませんでした。

### 補足情報（FW/ツールのバージョンなど）

使用しているシミュレータはGGFront0.4.5です。

VHDLでのビットシフト

### デジタル微分回路の実現

FPGA初学者です。
現在、FPGAを用いてロックイン検出用の回路を作成しています。

使用しているデバイス：AlazarTech社のATS9626
搭載されているFPGA：Altera (現Intel) Stratix III
開発環境：Quartus II v13.0
使用言語：VHDL

です。

検出するターゲットとなる信号は大体10MHzなどで変調されています。復調のために外部から変調周波数と同じ周波数をもつTTL信号を取り込み、同相成分と直交成分を作ります。先行文献（下記）では、この際、TTL信号を二手に分けて、その片方を微分することで９０度位相のずれた二つの信号を作っているのですが、このような微分回路はデジタル回路ではどのように実装されるべきでしょうか。
あるいはAltera (Intel) IP Coreなどで微分回路が提供されているでしょうか。

シグナル処理やFPGA、デジタル回路などお詳しい方がおりましたらよろしくお願い致します。

参考にしている文献：https://www.ncbi.nlm.nih.gov/pmc/articles/PMC4385102/

VHDLを用いた微分回路の記述

VHDLでコンパイルを実行したときに、以下の二つのエラーが出ました。「Error (10384): VHDL assignment error at imem.vhdl(37): index 64 is outside the range (0 to 63) of object "mem"」「Error (10442): VHDL Process Statement error at imem.vhdl(20): Process Statement must contain either a sensitivity list or a Wait Statement」
該当する箇所を確認し、改善を試みましたがエラーは直らず困っています。一つ目のエラーは恐らくループが関係していると思うのですが...。このエラーの原因と対処法が分かれば教えて下さい。該当するソースコードは以下の通りです。
```VHDL
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use STD.textio.all;
use ieee.std_logic_textio.all;

-- 命令メモリの内容をファイルから読み込む
-- dc_shellを使った合成はできないので注意
entity imem is
  port (
    addr    : in  std_logic_vector(31 downto 0);
    rd : out std_logic_vector(31 downto 0));
end imem;

architecture behv of imem is
begin

  -- ファイル memfile.dat からプログラムを読み込んで初期化
  process
    file FI        : text is in "memfile.dat";
    variable LI    : line;
    variable inst  : std_logic_vector(31 downto 0);
    variable index : integer;

    type     romtype is array (0 to 63) of std_logic_vector(31 downto 0);
    variable mem : romtype;
  begin
    for I in 0 to 63 loop               -- initialize memory
      mem(I) := (others => '0');
    end loop;

    index := 0;

    while not endfile(FI) loop
      readline(FI, LI);                 -- 1行読む
      read(LI, inst);                   -- 命令（32ビット）をinstへ
      mem(index) := inst;
      index      := index + 1;
    end loop;

    -- メモリの内容を読む
    loop
      rd <= mem(conv_integer(addr(7 downto 2)));
      wait on addr;                     -- addrが変化するまで実行をストップ
    end loop;
  end process;
end behv;



```

VHDLでprocess文とループ関係のエラー

### 実現したいこと

- [ ] compenentを複数作ってインスタンス化したい

### 前提

大学の課題で簡易的なALUのシステムを作っています。
私が今組んでいるコードはコンパイルは通ったのですが、まとめあげをすると、componentをインスタンス化する文にエラーがでてしまい困っています。
インスタンス名の大文字を小文字にしてみたり、宣言する変数名を変えてみたりといろいろ調べつつ試行錯誤してみたのですがうまくいかず、ハードウェア記述言語に詳しい方に力を借りたいと考えています。。

### 発生している問題・エラーメッセージ
![イメージ説明](https://ddjkaamml8q8x.cloudfront.net/questions/2023-02-07/a129136b-e651-4d6c-8f5b-57c73b24dfd2.jpeg)

```エラーメッセージ
simple_alu_test.vhdl:40:3:warning: component instance "u0" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:41:3:warning: component instance "u1" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:42:3:warning: component instance "u2" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:43:3:warning: component instance "u3" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:44:3:warning: component instance "u4" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
```

### 該当のソースコード

```VHDL
library IEEE;
use IEEE.std_logic_1164.all;

entity SIMPLE_ALU is
 port(
 A,B,SEL1,SEL2 : in std_logic;
 Z : out std_logic);
END SIMPLE_ALU;
architecture EX1 of SIMPLE_ALU is
 component and2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component or2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component xor2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component not1 port(
 A : in std_logic;
 C : out std_logic );
 end component;

 component sel4_1 port(
 A,B,C,D : in std_logic;
 SEL1,SEL2 : in std_logic;
 Z : out std_logic );
 end component;

signal o_and2, o_or2, o_xor2, o_not1,o_sel : std_logic;
begin
 U0: and2 port map (A, B, o_and2);
 U1: or2 port map (A, B, o_or2);
 U2: xor2 port map (A, B, o_xor2);
 U3: not1 port map (A, o_not1);
 U4: sel4_1 port map (o_and2,o_or2,o_xor2,o_not1,SEL1,SEL2,o_sel);
 Z <= o_sel;
end EX1;
```

```VHDL(テストベンチ)
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity simple_alu_test is
END simple_alu_test;

architecture EX of simple_alu_test is
 constant STEP : Time := 100 ns;
 signal A,B,C,D,SEL1,SEL2 : std_logic;
 component and2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component or2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component xor2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component not1 port(
 A : in std_logic;
 C : out std_logic );
 end component;

 component sel4_1 port(
 A,B,C,D : in std_logic;
 SEL1,SEL2 : in std_logic;
 Z : out std_logic );
 end component;

 signal o_and2,o_or2,o_xor2,o_not1,o_sel : std_logic;

 begin
  U0: and2 port map (A, B, o_and2);
  U1: or2 port map (A, B, o_or2);
  U2: xor2 port map (A, B, o_xor2);
  U3: not1 port map (A, o_not1);
  U4: sel4_1 port map (o_and2,o_or2,o_xor2,o_not1,SEL1,SEL2,o_sel);

 process(A,B)
 begin
 o_and2<=A and B;
 o_or2<=A or B;
 o_xor2<=A xor B;
 o_not1<= not A;
 end process;

 process(SEL1,SEL2)
 begin
 if (SEL1='0' and SEL2='0')then
  o_sel <= o_and2;
 elsif (SEL1='0' and SEL2='1')then
  o_sel <= o_or2;
 elsif (SEL1='1' and SEL2='0')then
  o_sel <= o_xor2;
 else
  o_sel <= o_not1;
 end if;
 end process;
 end EX;
```

### 試したこと

・インスタンス名の大文字・小文字の入れ替え
・変数名の変更

### 補足情報（FW/ツールのバージョンなど）

バージョン : v93


VHDLのエラボレート(まとめあげ)時のインスタンス化のエラー

VHDLの下記のソースコードで、コンパイル中に次のようなエラー文が出ました。「Error (10395): VHDL Conditional Signal Assignment error at mips_datapath.vhdl(150): conditional waveforms must have same number of elements」
しかし、該当する150行目( signimm <= X"0000" & immaddr when immaddr(15) = '0' else X"FFFF" & signimm;)を見てもどこがおかしいのかよく分かりませんでした。このエラーの原因と対処方法が分かりましたら教えて下さい。該当のソースコードは以下の通りです。

```vhdl
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity mips_datapath is
  port (
    clk, rst                 : in  std_logic;
    rd1sel, branch, jump     : in  std_logic;
    regwrite, regdst, r31Set : in  std_logic;
    alusrc                   : in  std_logic;
    memwrite                 : in  std_logic;
    memtoreg, pc4toreg       : in  std_logic;
    alucontrol               : in  std_logic_vector(2 downto 0);
    instr                    : out std_logic_vector(31 downto 0);  -- to Controller
    pc, aluout, writedata    : out std_logic_vector(31 downto 0));  -- to Data Memory
	 
end mips_datapath;

architecture structure of mips_datapath is

  component imem
    port (
      addr : in  std_logic_vector(31 downto 0);
      rd   : out std_logic_vector(31 downto 0));
  end component;

  component alu
    port (
      srcA, srcB : in  std_logic_vector(31 downto 0);
      alucontrol : in  std_logic_vector(2 downto 0);
      aluout     : out std_logic_vector(31 downto 0);
      zero       : out std_logic);
  end component;

  component regfile
    port (
      clk           : in  std_logic;
      we3           : in  std_logic;
      ra1, ra2, wa3 : in  std_logic_vector(4 downto 0);
      wd3           : in  std_logic_vector(31 downto 0);
      rd1, rd2      : out std_logic_vector(31 downto 0));
  end component;

  component dmem
    port (
      clk      : in  std_logic;
      we       : in  std_logic;
      addr, wd : in  std_logic_vector(31 downto 0);
      rd    : out std_logic_vector(31 downto 0));
  end component;

  component signext
    port (
      a        : in  std_logic_vector(15 downto 0);
      y        : out std_logic_vector(31 downto 0));
  end component;

   signal PCreg, pc_next	: std_logic_vector(31 downto 0);
	signal pc4, pcjump, pcbranch : std_logic_vector(31 downto 0);

	signal signimm : std_logic_vector(31 downto 0);

	signal inst : std_logic_vector(31 downto 0);-- 命令メモリからの出力

	signal srcA, srcB : std_logic_vector(31 downto 0);-- ALUへの入力
	signal rs : std_logic_vector(4 downto 0);
	signal rt : std_logic_vector(4 downto 0);
	signal rd : std_logic_vector(4 downto 0);
	signal wa3 : std_logic_vector(4 downto 0);
	signal rd1, rd2 : std_logic_vector(31 downto 0);
	signal immaddr : std_logic_vector(15 downto 0);
	signal WriteAddr : std_logic_vector (4 downto 0); -- 書き込みアドレス
   signal WriteData0 : std_logic_vector (31 downto 0); -- 書き込みデータ
	signal ALUout0 : std_logic_vector (31 downto 0); -- からの出力ALU
begin

  -----------------------------------------------------------------------------
  -- プログラムカウンタ
  pc <= PCreg;

  process (clk, rst)
  begin
    if rst = '0' then
      PCreg <= X"00000000";
    elsif clk'event and clk = '1' then
      PCreg <= pc_next;
    end if;
  end process;

  -- 次のPCのアドレスを計算する
  process (jump, branch,  rd1sel, pcjump, pcbranch, srcA, pc4)
  begin
    if jump = '1' then
      pc_next <= pcjump;
    elsif branch = '1' then
      pc_next <= pcbranch;
    elsif rd1sel = '1' then
      pc_next <= srcA;
    else
      pc_next <= pc4;
    end if;
  end process;
  pc4      <= PCreg + 4;
  pcjump   <= pc4(31 downto 28) & inst(25 downto 0) & "00";
  pcbranch <= (signimm(29 downto 0) & "00") + pc4;
  -----------------------------------------------------------------------------

  -----------------------------------------------------------------------------
  -- Instruction Fetch
  IMEM0 : imem port map (
    addr  => PCreg,
    rd    => inst);

  -----------------------------------------------------------------------------
  -- Instruction Decode
  -- レジスタファイル
  -- Instruction Memoryの出力信号をinstructionとする
  instr   <= inst;                      -- 出力
  rs      <= inst(25 downto 21);
  rt      <= inst(20 downto 16);
  rd      <= inst(15 downto 11);
  immaddr <= inst(15 downto 0);
  
  RF : regfile port map (
    clk => clk,
		we3 => regwrite,
		ra1 => rs,
		ra2 => rt,
		wa3 => rd,
		wd3 => inst);

  process (rt, rd, regdst, r31set)
  begin
    if r31Set = '1' then
      wa3 <= "11111";
    elsif regdst = '1' then
      wa3 <= rd;
    else
      wa3 <= rt;
    end if;
  end process;

  -----------------------------------------------------------------------------
  -- Execution

  -- ALUの接続
  -- 符号拡張するところに注意
	
  signimm <=
  X"0000" & immaddr when immaddr(15) = '0' else X"FFFF" & signimm;

	ALU0 : alu port map (
		srcA => srcA ,
		srcB => signimm ,
		alucontrol => alucontrol ,
		aluout => ALUout0);
  -----------------------------------------------------------------------------

  -----------------------------------------------------------------------------
  -- Memory
  WriteData <= Writedata0 ;
  -- Data Memoryまわりの接続
  MEM0 : dmem port map (
    clk  => clk,
    we   => MemWrite,
    addr => ALUout0,
    wd   => rd2,
    rd   => writedata);

  -----------------------------------------------------------------------------
  
end structure;

```

VHDLで符号拡張がうまくいかない

FPGA初学者です。
VHDLを用いた簡単な回路の作成を行っています。
単純な質問なのですが、
デジタル入力された2bitsの信号を16bitsに読みかえるにはどのような方法があるでしょうか。
入力されたデータ型は std_logic_vector(1 downto 0) ですが、これを、std_logic_vector(15 downto 0)に変換したいのです。

初歩的で申し訳ありませんが、どうぞご教授ください。