常連

Verilogで書かれているCPUのコンパイルをしたいのですが、なぜかできません。ソースコードはこの[Github](https://github.com/ridecore/ridecore/tree/master/src/fpga)です。top entityはtop.vです。IBUFGDSなどを調べたらこのsystem.vだけにありました。system.vだけclk_outが大文字と被っているとエラーを受けたのでclk_out_lowerに変更しました。
＜環境＞Windows 10, Quartus 21.1.1, Verilog-2001.
```error
Error (12006): Node instance "ibuf" instantiates undefined entity "IBUFGDS". Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP.
Error (12006): Node instance "obuf" instantiates undefined entity "BUFG". Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP.
Error (12006): Node instance "fbuf" instantiates undefined entity "BUFG". Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP.
Error (12006): Node instance "mmcm" instantiates undefined entity "MMCME2_ADV". Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP.
Info (144001): Generated suppressed messages file C:/Users/user/GitHub/Ridecore/output_files/Ridecore.map.smsg
```
```system.v
/**************************************************************************************************/
/* Many-core processor project Arch Lab.                                               TOKYO TECH */
/**************************************************************************************************/
`default_nettype none
/**************************************************************************************************/
`include "define.v"
/**************************************************************************************************/

module CLKGEN_DCM(CLK_IN, CLK_OUT, LOCKED);
    input wire  CLK_IN;
    output wire CLK_OUT, LOCKED;

    wire clk_ibuf;
    wire clk_out_lower;
    wire clk0, clk0_fbuf;

    // input buffer
    IBUFG ibuf (.I(CLK_IN),
                .O(clk_ibuf));
    // output buffer
    BUFG  obuf (.I(clk_out_lower),
                .O(CLK_OUT));
    // feedback buffer
    BUFG  fbuf (.I(clk0),
                .O(clk0_fbuf));

    // dcm instantiation
    DCM_SP dcm (// input
                .CLKIN   (clk_ibuf),
                .RST     (1'b0),
                // output
                .CLKFX   (clk_out_lower),
                .LOCKED  (LOCKED),
                // feedback
                .CLK0    (clk0),
                .CLKFB   (clk0_fbuf), 
                // phase shift
                .PSEN    (1'b0),
                .PSINCDEC(1'b0),
                .PSCLK   (1'b0),
                // digital spread spectrum
                .DSSEN   (1'b0));

    defparam dcm.CLKIN_PERIOD   = `DCM_CLKIN_PERIOD;
    defparam dcm.CLKFX_MULTIPLY = `DCM_CLKFX_MULTIPLY;
    defparam dcm.CLKFX_DIVIDE   = `DCM_CLKFX_DIVIDE;
endmodule

/**************************************************************************************************/

module CLKGEN_MMCM(CLK_IN, CLK_OUT, LOCKED);
    input wire  CLK_IN;
    output wire CLK_OUT, LOCKED;

    wire clk_out_lower;
    wire clkfb, clkfb_fbuf;

    // output buffer
    BUFG  obuf (.I(clk_out_lower),
                .O(CLK_OUT));
    // feedback buffer
    BUFG  fbuf (.I(clkfb),
                .O(clkfb_fbuf));

    MMCME2_ADV mmcm (// input
				     .CLKIN1       (CLK_IN),
				     .CLKIN2       (1'b0),
				     .CLKINSEL     (1'b1),
				     .RST          (1'b0),
				     .PWRDWN       (1'b0),
				  	 // output
				     .CLKOUT0      (clk_out_lower),
				     .CLKOUT0B     (),
				     .CLKOUT1      (),
				     .CLKOUT1B     (),
				     .CLKOUT2      (),
				     .CLKOUT2B     (),
				     .CLKOUT3      (),
				     .CLKOUT3B     (),
				     .CLKOUT4      (),
				     .CLKOUT5      (),
				     .CLKOUT6      (),
				     .LOCKED       (LOCKED),
                     // feedback
				     .CLKFBOUT     (clkfb),
				     .CLKFBIN      (clkfb_fbuf),
				     .CLKFBOUTB    (),
				     // dynamic reconfiguration
				     .DADDR        (7'h0),
				     .DI           (16'h0),
				     .DWE          (1'b0),
				     .DEN          (1'b0),
				     .DCLK         (1'b0),
				     .DO           (),
				     .DRDY         (),
				     // phase shift
				     .PSCLK        (1'b0),
				     .PSEN         (1'b0),
				     .PSINCDEC     (1'b0),
				     .PSDONE       (),
				     // status
				     .CLKINSTOPPED (),
				     .CLKFBSTOPPED ());

    defparam mmcm.CLKIN1_PERIOD    = `MMCM_CLKIN1_PERIOD;
    defparam mmcm.CLKFBOUT_MULT_F  = `MMCM_VCO_MULTIPLY;
    defparam mmcm.DIVCLK_DIVIDE    = `MMCM_VCO_DIVIDE;
    defparam mmcm.CLKOUT0_DIVIDE_F = `MMCM_CLKOUT0_DIVIDE;
    defparam mmcm.CLKOUT1_DIVIDE   = `MMCM_CLKOUT1_DIVIDE;
endmodule

/**************************************************************************************************/

module RSTGEN(CLK, RST_X_I, RST_X_O);
    input wire  CLK, RST_X_I;
    output wire RST_X_O;

    reg [7:0] cnt;
    assign RST_X_O = cnt[7];

    always @(posedge CLK or negedge RST_X_I) begin
        if      (!RST_X_I) cnt <= 0;
        else if (~RST_X_O) cnt <= (cnt + 1'b1);
    end
endmodule

/**************************************************************************************************/

module GEN_DCM(CLK_I, RST_X_I, CLK_O, RST_X_O);
    input wire  CLK_I, RST_X_I;
    output wire CLK_O, RST_X_O;
    
    wire LOCKED;
    
    CLKGEN_DCM clkgen(.CLK_IN (CLK_I),
                      .CLK_OUT(CLK_O),
                      .LOCKED (LOCKED));
    RSTGEN     rstgen(.CLK    (CLK_O),
                      .RST_X_I(RST_X_I & LOCKED),
                      .RST_X_O(RST_X_O));
endmodule

module GEN_MMCM(CLK_I, RST_X_I, CLK_O, RST_X_O);
    input wire  CLK_I, RST_X_I;
    output wire CLK_O, RST_X_O;
    
    wire clk_ibuf;
    wire LOCKED;

    // input buffer
    IBUFG ibuf (.I(CLK_I),
                .O(clk_ibuf));

    CLKGEN_MMCM clkgen(.CLK_IN (clk_ibuf),
                       .CLK_OUT(CLK_O),
                       .LOCKED (LOCKED));
    RSTGEN      rstgen(.CLK    (CLK_O),
                       .RST_X_I(RST_X_I & LOCKED),
                       .RST_X_O(RST_X_O));
endmodule

module GEN_MMCM_DS(CLK_P, CLK_N, RST_X_I, CLK_O, RST_X_O);
    input wire  CLK_P, CLK_N, RST_X_I;
    output wire CLK_O, RST_X_O;

    wire clk_ibuf;
    wire LOCKED;

    // input buffer
    IBUFGDS ibuf (.I (CLK_P),
                  .IB(CLK_N),
                  .O (clk_ibuf));

    CLKGEN_MMCM clkgen(.CLK_IN (clk_ibuf),
                       .CLK_OUT(CLK_O),
                       .LOCKED (LOCKED));
    RSTGEN      rstgen(.CLK    (CLK_O),
                       .RST_X_I(RST_X_I & LOCKED),
                       .RST_X_O(RST_X_O));
endmodule

/**************************************************************************************************/
`default_nettype wire
/**************************************************************************************************/

```



Error (12006): Node instance "" instantiates undefined entity ""

### 実現したいこと

- [ ] compenentを複数作ってインスタンス化したい

### 前提

大学の課題で簡易的なALUのシステムを作っています。
私が今組んでいるコードはコンパイルは通ったのですが、まとめあげをすると、componentをインスタンス化する文にエラーがでてしまい困っています。
インスタンス名の大文字を小文字にしてみたり、宣言する変数名を変えてみたりといろいろ調べつつ試行錯誤してみたのですがうまくいかず、ハードウェア記述言語に詳しい方に力を借りたいと考えています。。

### 発生している問題・エラーメッセージ
![イメージ説明](https://ddjkaamml8q8x.cloudfront.net/questions/2023-02-07/a129136b-e651-4d6c-8f5b-57c73b24dfd2.jpeg)

```エラーメッセージ
simple_alu_test.vhdl:40:3:warning: component instance "u0" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:41:3:warning: component instance "u1" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:42:3:warning: component instance "u2" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:43:3:warning: component instance "u3" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:44:3:warning: component instance "u4" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
```

### 該当のソースコード

```VHDL
library IEEE;
use IEEE.std_logic_1164.all;

entity SIMPLE_ALU is
 port(
 A,B,SEL1,SEL2 : in std_logic;
 Z : out std_logic);
END SIMPLE_ALU;
architecture EX1 of SIMPLE_ALU is
 component and2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component or2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component xor2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component not1 port(
 A : in std_logic;
 C : out std_logic );
 end component;

 component sel4_1 port(
 A,B,C,D : in std_logic;
 SEL1,SEL2 : in std_logic;
 Z : out std_logic );
 end component;

signal o_and2, o_or2, o_xor2, o_not1,o_sel : std_logic;
begin
 U0: and2 port map (A, B, o_and2);
 U1: or2 port map (A, B, o_or2);
 U2: xor2 port map (A, B, o_xor2);
 U3: not1 port map (A, o_not1);
 U4: sel4_1 port map (o_and2,o_or2,o_xor2,o_not1,SEL1,SEL2,o_sel);
 Z <= o_sel;
end EX1;
```

```VHDL(テストベンチ)
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity simple_alu_test is
END simple_alu_test;

architecture EX of simple_alu_test is
 constant STEP : Time := 100 ns;
 signal A,B,C,D,SEL1,SEL2 : std_logic;
 component and2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component or2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component xor2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component not1 port(
 A : in std_logic;
 C : out std_logic );
 end component;

 component sel4_1 port(
 A,B,C,D : in std_logic;
 SEL1,SEL2 : in std_logic;
 Z : out std_logic );
 end component;

 signal o_and2,o_or2,o_xor2,o_not1,o_sel : std_logic;

 begin
  U0: and2 port map (A, B, o_and2);
  U1: or2 port map (A, B, o_or2);
  U2: xor2 port map (A, B, o_xor2);
  U3: not1 port map (A, o_not1);
  U4: sel4_1 port map (o_and2,o_or2,o_xor2,o_not1,SEL1,SEL2,o_sel);

 process(A,B)
 begin
 o_and2<=A and B;
 o_or2<=A or B;
 o_xor2<=A xor B;
 o_not1<= not A;
 end process;

 process(SEL1,SEL2)
 begin
 if (SEL1='0' and SEL2='0')then
  o_sel <= o_and2;
 elsif (SEL1='0' and SEL2='1')then
  o_sel <= o_or2;
 elsif (SEL1='1' and SEL2='0')then
  o_sel <= o_xor2;
 else
  o_sel <= o_not1;
 end if;
 end process;
 end EX;
```

### 試したこと

・インスタンス名の大文字・小文字の入れ替え
・変数名の変更

### 補足情報（FW/ツールのバージョンなど）

バージョン : v93


VHDLのエラボレート(まとめあげ)時のインスタンス化のエラー

今ALUの内部に新しい命令を追加して、その命令の内部の処理は機能ライブラリを使用して別のファイルで行いたいと思います。入力されたkey,plaintextをそれぞれ足してその結果をoutに返したいです。ops, opcodes.vhは動作確認済みです。Compile Errorをしたら以下のように出ます。
```ここに言語を入力
Error (10170): Verilog HDL syntax error at cal.v(19) near text: "+";  expecting ";". 
```
```cal.v
`default_nettype none
module cal(
wire [31 : 0] key_32,
wire [31 : 0] plaintext_32
);
alu cal_1(
    .in1(key_32),
    .in2(plaintext_32)
);
always @*
begin : cal_en
		key_32 + plaintext_32 + key_32;
end
endmodule
```
```alu.v
`include "alu_ops.vh"
`include "rv32_opcodes.vh"
`include "cal.v"

`default_nettype none
  
module alu(
           input wire [`ALU_OP_WIDTH-1:0] op, //4 bit extend 5 bit
           input wire [`XPR_LEN-1:0] 	  in1,
           input wire [`XPR_LEN-1:0] 	  in2,
           output reg [`XPR_LEN-1:0] 	  out	
           );
   always @(*) begin
      case (op)
        `ALU_OP_ADD : out = in1 + in2;
        `ALU_OP_XOR : out = in1 ^ in2;
        `ALU_OP_OR : out = in1 | in2;
        `ALU_OP_AND : out = in1 & in2;
		  //cal add
        `ALU_OP_cal : out = cal(in1,in2);
		  
        default : out = 0;
      endcase // case op
   end
endmodule // alu
`default_nettype wire
```

Verilogでの機能ライブラリを使用した命令ができません。

### 前提・実現したいこと

VHDLの処理で論理右ビットシフトをしようとしたのですが下記の様なエラーメッセージが出てしまいました。VHDLでビットシフトを使うには何か追加でライブラリが必要でしょうか。

### 発生している問題・エラーメッセージ

```
no function declarations for operator "srl"
```

### 該当のソースコード

```VHDL
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;

--中略

begin
  A_OUT <= B         when OP = "10000" else 
             A - B   when OP = "01000" else
             A and B when OP = "00111" else
             A srl B when OP = "00101" else
             A + B;

--後略
```

### 試したこと

ライブラリの不足を疑い、いくつかのライブラリを追加してみたのですが解決しませんでした。

### 補足情報（FW/ツールのバージョンなど）

使用しているシミュレータはGGFront0.4.5です。

VHDLでのビットシフト

基本的な質問で申し訳ありません。

ある信号`data`が次のように宣言されています。

```vhdl
SIGNAL data : MY_ARRAY := (OTHERS => (OTHERS => '0'));
```

ここで`MY_ARRAY`というのは

```vhdl
TYPE MY_ARRAY IS ARRAY(511 DOWNTO 0) OF STD_LOGIC_VECTOR(31 DOWNTO 0);
```

と宣言されています。

ここであるエンティティで

```vhdl
d => data(CONV_INTEGER(x"40")),
```

と信号の代入がされていました。`d : IN STD_LOGIC_VECTOR(31 DOWNTO 0);`です。

ここで調べてもわからないのは、

1. 0x40つまり64番目の`STD_LOGIC_VECTOR(31 DOWNTO 0)`に`d`を代入しているということでよろしいのでしょうか？
2. `d => data(CONV_INTEGER(x"40")),`は直接`d => data(64),`と書いても構いませんか？
3. 例えば配列のn番目の`STD_LOGIC_VECTOR(31 DOWNTO 0);`のmビット目を取り出したかったら`data(n, m)`と書けば良いのでしょうか？

色々と調べたのですがわかりませんでした。また一人で勉強しているのでこちらで質問させていただきました。

よろしくお願いします。

VHDLの配列について

vhdlのコードを書いています。

現在取り込むデータを in std_logic_vector（15 downto 0）で定義しているのですが、これを12bitに変更し行いたいです。
単にin std_ logic_vector（11 downto 0）で定義するとエラーになってしまいます。

この16bitで定義されたものを12bitに変更するには
どのようにすれば良いか教えていただきたいです。
よろしくお願いします。

vhdlのbit数の変更について

VHDLでコンパイルを実行したときに、以下の二つのエラーが出ました。「Error (10384): VHDL assignment error at imem.vhdl(37): index 64 is outside the range (0 to 63) of object "mem"」「Error (10442): VHDL Process Statement error at imem.vhdl(20): Process Statement must contain either a sensitivity list or a Wait Statement」
該当する箇所を確認し、改善を試みましたがエラーは直らず困っています。一つ目のエラーは恐らくループが関係していると思うのですが...。このエラーの原因と対処法が分かれば教えて下さい。該当するソースコードは以下の通りです。
```VHDL
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use STD.textio.all;
use ieee.std_logic_textio.all;

-- 命令メモリの内容をファイルから読み込む
-- dc_shellを使った合成はできないので注意
entity imem is
  port (
    addr    : in  std_logic_vector(31 downto 0);
    rd : out std_logic_vector(31 downto 0));
end imem;

architecture behv of imem is
begin

  -- ファイル memfile.dat からプログラムを読み込んで初期化
  process
    file FI        : text is in "memfile.dat";
    variable LI    : line;
    variable inst  : std_logic_vector(31 downto 0);
    variable index : integer;

    type     romtype is array (0 to 63) of std_logic_vector(31 downto 0);
    variable mem : romtype;
  begin
    for I in 0 to 63 loop               -- initialize memory
      mem(I) := (others => '0');
    end loop;

    index := 0;

    while not endfile(FI) loop
      readline(FI, LI);                 -- 1行読む
      read(LI, inst);                   -- 命令（32ビット）をinstへ
      mem(index) := inst;
      index      := index + 1;
    end loop;

    -- メモリの内容を読む
    loop
      rd <= mem(conv_integer(addr(7 downto 2)));
      wait on addr;                     -- addrが変化するまで実行をストップ
    end loop;
  end process;
end behv;



```

VHDLでprocess文とループ関係のエラー

### デジタル微分回路の実現

FPGA初学者です。
現在、FPGAを用いてロックイン検出用の回路を作成しています。

使用しているデバイス：AlazarTech社のATS9626
搭載されているFPGA：Altera (現Intel) Stratix III
開発環境：Quartus II v13.0
使用言語：VHDL

です。

検出するターゲットとなる信号は大体10MHzなどで変調されています。復調のために外部から変調周波数と同じ周波数をもつTTL信号を取り込み、同相成分と直交成分を作ります。先行文献（下記）では、この際、TTL信号を二手に分けて、その片方を微分することで９０度位相のずれた二つの信号を作っているのですが、このような微分回路はデジタル回路ではどのように実装されるべきでしょうか。
あるいはAltera (Intel) IP Coreなどで微分回路が提供されているでしょうか。

シグナル処理やFPGA、デジタル回路などお詳しい方がおりましたらよろしくお願い致します。

参考にしている文献：https://www.ncbi.nlm.nih.gov/pmc/articles/PMC4385102/