ModelSimでのand_or回路のコンパイルエラー(vcom-1576)

ModelSimにてand_or回路のRTLシミュレーションのテストベンチを記述

-- and_or_sim.vhd
library IEEE;
use IEEE.std_logic_1164.all;

-- 入出力の宣言
entity and_or_sim is
end and_or_sim;

-- 回路の記述
architecture SIM of and_or_sim is
-- コンポーネントの宣言
component and_or
port
(
A : in std_logic;
B : in std_logic;
Z_AND : out std_logic;
Z_OR : out std_logic
);
end component;
-- 内部信号の定義
signal AT : std_logic;
signal BT : std_logic;
signal Z_ANDT : std_logic;
signal Z_ORT : std_logic;

begin
-- コンポーネント and_or の実体化と入出力の相互接続
C1 : and_or
port_map(
A => AT,
B => BT,
Z_AND => Z_ANDT,
Z_OR => Z_ORT
);
-- 入出力信号 AT の波形を記述
process begin
AT <= '0';
wait for 10 ns;
AT <= '1';
wait for 20 ns;
end process;
-- 入出力信号 BT の波形を記述
process begin
BT <= '0';
wait for 15 ns;
BT <= '1';
wait for 20 ns;
end process;

end SIM;

上のように記述したところ
** Error: C:\Users\razur\Desktop\quartus_VHDL\and_or\and_or_sim.vhd(30): near "port_map": (vcom-1576) expecting == or '+' or '-' or '&'.
** Error: C:\Users\razur\Desktop\quartus_VHDL\and_or\and_or_sim.vhd(51): VHDL Compiler exiting

のように2つのErrorが発生しました。

Errorを正したいのですが、やり方がわかりません。
どなたかご教授お願い致します。