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VHDL

VHDLは、デジタル回路設計用のハードウェア記述言語の一つ。明確な回路を加味せず、動作のみを書くだけでハードウェアの動作を定義することが可能。ソフトウェアのプログラミングと同じような設計ができます。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

コンパイル

コンパイルとは、プログラミング言語のテキストソース(ソースコード)をコンピュータ上で実行可能な形式(オブジェクトコード)に変換することをいいます

コンパイルエラー

コンパイルのフェーズで生成されるエラーです。よく無効なシンタックスやタイプが含まれているとき発生します。

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ModelSimでのand_or回路のコンパイルエラー(vcom-1576)

razuro
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コンパイルのフェーズで生成されるエラーです。よく無効なシンタックスやタイプが含まれているとき発生します。

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投稿2020/05/05 10:42

ModelSimにてand_or回路のRTLシミュレーションのテストベンチを記述

-- and_or_sim.vhd
library IEEE;
use IEEE.std_logic_1164.all;

-- 入出力の宣言
entity and_or_sim is
end and_or_sim;

-- 回路の記述
architecture SIM of and_or_sim is
-- コンポーネントの宣言
component and_or
port
(
A : in std_logic;
B : in std_logic;
Z_AND : out std_logic;
Z_OR : out std_logic
);
end component;
-- 内部信号の定義
signal AT : std_logic;
signal BT : std_logic;
signal Z_ANDT : std_logic;
signal Z_ORT : std_logic;

begin
-- コンポーネント and_or の実体化と入出力の相互接続
C1 : and_or
port_map(
A => AT,
B => BT,
Z_AND => Z_ANDT,
Z_OR => Z_ORT
);
-- 入出力信号 AT の波形を記述
process begin
AT <= '0';
wait for 10 ns;
AT <= '1';
wait for 20 ns;
end process;
-- 入出力信号 BT の波形を記述
process begin
BT <= '0';
wait for 15 ns;
BT <= '1';
wait for 20 ns;
end process;

end SIM;

上のように記述したところ
** Error: C:\Users\razur\Desktop\quartus_VHDL\and_or\and_or_sim.vhd(30): near "port_map": (vcom-1576) expecting == or '+' or '-' or '&'.
** Error: C:\Users\razur\Desktop\quartus_VHDL\and_or\and_or_sim.vhd(51): VHDL Compiler exiting

のように2つのErrorが発生しました。

Errorを正したいのですが、やり方がわかりません。
どなたかご教授お願い致します。

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