VHDLのエラボレート(まとめあげ)時のインスタンス化のエラー

Question

実現したいこと

• compenentを複数作ってインスタンス化したい

前提

大学の課題で簡易的なALUのシステムを作っています。
私が今組んでいるコードはコンパイルは通ったのですが、まとめあげをすると、componentをインスタンス化する文にエラーがでてしまい困っています。
インスタンス名の大文字を小文字にしてみたり、宣言する変数名を変えてみたりといろいろ調べつつ試行錯誤してみたのですがうまくいかず、ハードウェア記述言語に詳しい方に力を借りたいと考えています。。

発生している問題・エラーメッセージ

simple_alu_test.vhdl:40:3:warning: component instance "u0" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:41:3:warning: component instance "u1" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:42:3:warning: component instance "u2" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:43:3:warning: component instance "u3" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))
simple_alu_test.vhdl:44:3:warning: component instance "u4" is not bound
simple_alu_test.vhdl:8:14:warning: (in default configuration of simple_alu_test(ex))

該当のソースコード

library IEEE;
use IEEE.std_logic_1164.all;

entity SIMPLE_ALU is
 port(
 A,B,SEL1,SEL2 : in std_logic;
 Z : out std_logic);
END SIMPLE_ALU;
architecture EX1 of SIMPLE_ALU is
 component and2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component or2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component xor2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component not1 port(
 A : in std_logic;
 C : out std_logic );
 end component;

 component sel4_1 port(
 A,B,C,D : in std_logic;
 SEL1,SEL2 : in std_logic;
 Z : out std_logic );
 end component;

signal o_and2, o_or2, o_xor2, o_not1,o_sel : std_logic;
begin
 U0: and2 port map (A, B, o_and2);
 U1: or2 port map (A, B, o_or2);
 U2: xor2 port map (A, B, o_xor2);
 U3: not1 port map (A, o_not1);
 U4: sel4_1 port map (o_and2,o_or2,o_xor2,o_not1,SEL1,SEL2,o_sel);
 Z <= o_sel;
end EX1;

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity simple_alu_test is
END simple_alu_test;

architecture EX of simple_alu_test is
 constant STEP : Time := 100 ns;
 signal A,B,C,D,SEL1,SEL2 : std_logic;
 component and2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component or2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component xor2 port(
 A, B : in std_logic;
 C : out std_logic );
 end component;

 component not1 port(
 A : in std_logic;
 C : out std_logic );
 end component;

 component sel4_1 port(
 A,B,C,D : in std_logic;
 SEL1,SEL2 : in std_logic;
 Z : out std_logic );
 end component;

 signal o_and2,o_or2,o_xor2,o_not1,o_sel : std_logic;

 begin
  U0: and2 port map (A, B, o_and2);
  U1: or2 port map (A, B, o_or2);
  U2: xor2 port map (A, B, o_xor2);
  U3: not1 port map (A, o_not1);
  U4: sel4_1 port map (o_and2,o_or2,o_xor2,o_not1,SEL1,SEL2,o_sel);

 process(A,B)
 begin
 o_and2<=A and B;
 o_or2<=A or B;
 o_xor2<=A xor B;
 o_not1<= not A;
 end process;

 process(SEL1,SEL2)
 begin
 if (SEL1='0' and SEL2='0')then
  o_sel <= o_and2;
 elsif (SEL1='0' and SEL2='1')then
  o_sel <= o_or2;
 elsif (SEL1='1' and SEL2='0')then
  o_sel <= o_xor2;
 else
  o_sel <= o_not1;
 end if;
 end process;
 end EX;

試したこと

・インスタンス名の大文字・小文字の入れ替え
・変数名の変更

補足情報（FW/ツールのバージョンなど）

バージョン : v93

Answer 1

テストベンチのコンポーネント宣言が、SIMPLE_ALU エンティティのアーキテクチャのコンポーネント宣言と一致していることを確認する必要があります。テストベンチのコンポーネント宣言を次のように変更します。

コンポーネント SIMPLE_ALU ポート(
A、B、SEL1、SEL2 : std_logic 内。
Z : out std_logic);
END コンポーネント;

これにより、コンポーネント インスタンス「u0」、「u1」、「u2」、「u3」、および「u4」が、SIMPLE_ALU エンティティのアーキテクチャ内のコンポーネント宣言にバインドされます。

Comments

[Yukitaka]

ありがとうございます！無事解決いたしました。