常連

### verilog HDLのコード
```verilog HDL
module blink (
    input       CLK,
    input       RST,
    reg [2:0]   LED_RGB
);

always @( posedge CLK ) begin
    if ( RST )
        cnt26 <= 26'h0;
    else
        cnt26 <= cnt26 + 1'h1;
end

wire ledcnten = (cnt26==26'h3ffffff);
```
### 質問

2つ質問があります。if文で条件にRSTとあります。if(RST!=1)のような式なら理解できるのですが、信号名だけ書かれているときはどのような条件なのでしょうか。
また実行文ではcnt26 <= 26'h0;とあります。なぜ小なりイコールなのでしょうか。条件式以外で小なりイコールを使うときの意味を教えてください。

【verilog-HDL】if文の条件が式じゃないとき、実行文が不等号の時の意味って何

このエラーコードが発生してしまいます。

```
Error (10170): Verilog HDL syntax error at sc_cu.v(15) near text â

```

### 該当のソースコード
module sc_cu (opcode,func7,func3,z,aluc,alui,pcsrc,m2reg,bimm,call,wreg,wmem);
	 input [6:0] opcode;
	 input [6:0] func7;
	 input [2:0] func3;
	 input z;
	 output [3:0] aluc;
	 output [1:0] alui;
	 output [1:0] pcsrc;
	 output m2reg;
	 output bimm;
	 output call;
	 output wreg;
	 output wmem;
    // instruction decode
	 wire i_lui = (opcode == 7’b0110111);
	 wire i_jal = (opcode == 7’b1101111); //
	 wire i_jalr = (opcode == 7’b1100111) & (func3 == 3’b000);
	 wire i_beq = ;(opcode == 7’b1100011) & (func3 == 3’b000) //
	 wire i_bne = ;(opcode == 7’b1100011) & (func3 == 3’b001) //
	 wire i_lw = ;(opcode == 7’b0000011) & (func3 == 3’b010) //
	 wire i_sw = ;(opcode == 7’b0100011) & (func3 == 3’b000) //
	 wire i_addi =(opcode == 7’b0010011) & (func3 == 3’b000) ; //
	 wire i_xori =(opcode == 7’b0010011) & (func3 == 3’b100) ; //
	 wire i_ori =(opcode == 7’b0010011) & (func3 == 3’b110) ; //
	 wire i_andi =(opcode == 7’b0010011) & (func3 == 3’b111) ; //
	 wire i_slli = (opcode == 7’b0010011) & (func3 == 3’b001) & (func7 == 7’b0000000);
	 wire i_srli =(opcode == 7’b0010011) & (func3 == 3’b101) & (func7 == 7’b0000000) ; //
	 wire i_srai =(opcode == 7’b0010011) & (func3 == 3’b101) & (func7 == 7’b0100000) ; //
	 wire i_add =(opcode == 7’b0110011) & (func3 == 3’b000) & (func7 == 7’b0000000) ; //
	 wire i_sub =(opcode == 7’b0110011) & (func3 == 3’b000) & (func7 == 7’b0100000) ; //
	 wire i_slt =(opcode == 7’b0110011) & (func3 == 3’b010) & (func7 == 7’b0000000) ; //
	 wire i_xor =(opcode == 7’b0110011) & (func3 == 3’b100) & (func7 == 7’b0000000) ; //
	 wire i_or =(opcode == 7’b0110011) & (func3 == 3’b110) & (func7 == 7’b0000000) ; //
	 wire i_and =(opcode == 7’b0110011) & (func3 == 3’b111) & (func7 == 7’b0000000) ; //
    // control signals
    assign aluc[0] =i_sub | i_xor | i_and | i_slli | i_srli | i_srai | 
                    i_xori | i_andi | i_beq | i_bne; //
    assign aluc[1] =i_slt | i_xor | i_slli | i_srli | i_srai | i_xori |
                    i_lui; //
	 assign aluc[2] =i_or | i_and | i_srai | i_ori | i_andi | i_lui ; //
	 assign aluc[3] = i_xori | i_xor | i_srai;
	 assign m2reg = i_lw;
	 assign wmem = i_sw;
	 assign wreg = i_lui | i_jal | i_jalr | i_lw | i_addi | i_xori | i_ori |
                 i_andi | i_slli | i_srli | i_srai | i_add | i_sub | i_slt |
                 i_xor | i_or | i_and;
	 assign pcsrc[0] =i_beq & z | i_bne & ~z | i_jal ; //
	 assign pcsrc[1] =i_jal | i_jalr;//
	 assign call =i_jalr | i_jal ; //
	 assign alui[0] =i_slli | i_srli | i_srai | i_lui; //
	 assign alui[1] =i_slli | i_srli | i_srai |i_addi | i_xori |
                    i_ori | i_andi i_lw | i_sw |i_lui; //
	 assign bimm =i_slli | i_srli | i_srai | i_addi | i_xori | i_ori |
                 i_andi | i_lw | i_sw | i_lui  ; //
endmodule

### 試したこと
インデントをそろえたりしてみましたが同じエラーが表示されてしまいました。

### 補足情報（FW/ツールのバージョンなど）
Verilog HDLで制御ユニットを作ろうと思っているのですが、うまくいきません。


Verilogのエラーについて解決したい

### 実現したいこと

FPGAのPL部分の動作周波数が100MHzであることを考慮して、0.１秒間隔でLEDにカウントを出力させる4bitカウンタを作成しています。




**_クロック同期４ビットバイナリカウンタの動作_**

![秒カウンタの動作](https://ddjkaamml8q8x.cloudfront.net/questions/2022-06-06/3adfda2c-7b03-47e6-8122-0db4b310f368.jpeg)

**_回路構成_**

![イメージ説明](https://ddjkaamml8q8x.cloudfront.net/questions/2022-06-06/dc1d3811-55ee-4a72-8ef3-77895bdd90cf.jpeg)
誤：100MHz　正：10MHz 

### 発生している問題・エラーメッセージ
ネットに複数のドライバがあるということですが、どのように改善すればよいでしょうか。
ご教授お願いします。

```
[DRC MDRV-1] Multiple Driver Nets: Net EN_IBUF has multiple drivers: COUNT_reg[3]_i_1/O, and EN_IBUF_inst/O.
```

### 該当のソースコード

```Verilog
module counter (
    input  wire CLK, RES, EN,
    output reg [3:0]Q);
    
    reg [23:0] scale;

    always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            scale <= 24'h0; 
        else if (scale == 24'd99999999) 
            scale <=24'd0;
        else 
            scale <=scale + 24'd1;
        end
        
     assign EN = scale == 24'd99999999;
     
     always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            Q <= 4'd0;
        else if (EN == 1'b1) 
            Q <= Q + 4'd1;
        end
endmodule
```
変更後
```Verilog
module counter (
    input  wire CLK, RES, 
    output reg [3:0]COUNT);
    
    reg [23:0] scale;

    always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            scale <= 24'h0; 
        else if (scale == 24'd9999999) 
            scale <=24'd0;
        else 
            scale <=scale + 24'd1;
        end
        
     assign wire EN = scale == 24'd9999999;
     
     always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            COUNT <= 4'd0;
        else if(EN == 1'b1) 
            COUNT <= COUNT + 4'd1;
        end
endmodule
```
### 試したこと

ここに問題に対して試したことを記載してください。

### 補足情報（FW/ツールのバージョンなど）

Windows11

Vivodo 2020.2


Verilog, エラーがわかりません：複数のドライバ ネット: ネットに複数のドライバがあります

SystemVerilogを学習しています。
ある2次元配列の値を、変数でインデックスを指定して別の配列に記憶したいです。

以下のコードでおこなったところ、Icarus Verilogによるコンパイルで「error: Array index expressions must be constant here.」となってしまいました。
この書式ではインデックスが定数でないといけないようですが、変数で指定したい場合はどのようにすれば良いでしょうか？

```
module Test(
    input clock,
	output reg [7:0] dest
);

logic [7:0] j;
logic [7:0][7:0] src;

always_ff @(posedge clock) begin
    j <= j + 1;
end

always_ff @(posedge clock) begin
    dest <= src[j][7:0];
end

endmodule
```


SystemVerilogの配列を、変数でインデックスを指定して別の配列に記憶したい。

### 前提・実現したいこと

verilog-HDLでdffをのテストプログラムを実行したいです.

### 発生している問題・エラーメッセージ


```
$ iverilog -o dffn -s dffnSim dffnSim.v dffn.v clk.v
dffnSim.v:14: syntax error
dffn.v:1: error: malformed statement
dffn.v:2: syntax error
dffn.v:2: error: malformed statement
dffn.v:3: syntax error
dffn.v:3: error: malformed statement
dffn.v:4: syntax error
dffn.v:4: error: malformed statement
dffn.v:5: syntax error
dffn.v:5: Syntax in assignment statement l-value.
dffn.v:6: syntax error
dffn.v:6: Syntax in assignment statement l-value.
dffn.v:7: syntax error
clk.v:1: error: malformed statement
clk.v:2: syntax error
clk.v:2: error: malformed statement
clk.v:3: syntax error
clk.v:3: error: malformed statement
clk.v:4: syntax error
clk.v:4: Syntax in assignment statement l-value.
clk.v:5: syntax error
clk.v:5: Syntax in assignment statement l-value.
clk.v:6: syntax error
I give up.

```

### 該当のソースコード

```v
module clk(ck);
   output ck;
   reg    ck;
   initial ck = 0;
   always #50 ck = ~ck;
endmodule

```


```v
module dffn(Q, D, ck);
   input D, ck;
   output Q;
   reg    Q;
   initial Q = 0;
   always @(negedge ck) Q = D;
   endmodule

```


```v
module dffnSim;
   reg i;
   wire o;
   clk clk1(ck);
   dffn dffn1(o, i, ck);
   initial
     begin
        $monitor(" %b %b %b",ck,i,o,$stime);
        $display("ck i o time");
        i = 0;
        #100 i = 1;
        #200 i = 0;
        #100 $finish;
endmodule

```
### 試したこと

サンプルプログラム通りに記述したはずがエラーまみれになって困っています.プログラムが間違っているのが,実行のコマンドが間違っているのかも分からないです.

verilog-HDLでdffの実行でエラーが起きる

### 前提
module hoge(CLK, RESET, INPUT, OUTPUT);
のようなIPモジュールを使いこなしたいと考えております。
このIPはVerilogで記述されていて、やや規模の大きな順序回路、パイプラインになっています。
毎クロックINPUT端子からデータを取り込みます。4096回繰り返します。
数クロックのレイテンシが発生したのち、
毎クロックOUTPU端子からデータを吐き出します。4096回繰り返します。

### 実現したいこと
実現したいことは、このIPモジュールを上位の回路よりも低周波(1/256)で動作させたい、という内容になります。
しかしながら、このIPがイネーブル信号を持っていないため、上位の回路と同じクロックを供給すると同じ周波数で動作してしまいます。そこで、1/256のクロックを新規に用意するべきなのか？もしくはIPに手を加えてイネーブル信号を設けるべきか？(上位の回路がカウンターを持って256カウントに1回だけイネーブルをアサートすることで1/256動作にする、という方法。)


安易にクロックドメインを増やすことは推奨されない？
検証済みのIPの中に手を加えることはあまり良いことではない？

簡単かつ安全に実現するにはどのように考えるべきでしょうか？どのような方法がおすすめでしょうか？



### 該当のソースコード
IPモジュールの中では、以下のように、すべてのFFが毎クロックposedgeで動作してしまう記述になっていることが問題の発端だと思っています。
```ここに言語名を入力
always@(posedge CLK or negedge RESET)
begin
 if(!RESET)
    begin
     FF1   <= 16'h0000;
    end
 else
   begin
     FF1   <= INPUT;
```



### 補足情報（FW/ツールのバージョンなど）
この実装作業はXilinx FPGAのzynq上で行っており、ツールはVivado v2019.1 (64-bit)を使用しています。

**[補足]そもそもなぜ上記のことをやりたかったのか**
先に作ってしまった上位の回路が速い動作クロックで動いているためです。
特に、他のモジュールとのやり取りにおいて、同一のデータを取り扱いますが、データラインのbit lengthが違ったりします。シリアルでデータをやりとりしているブロックも存在します。それに対して、本題のIPモジュールはINPUT/OUTPUTはパラレルで構成されています。
そういった、スループットの違いから待ち時間が発生する、このブロックについては遅い周期でサンプリングしたい、といった背景から質問させていただきました。







新規のクロックを用意するべきか？イネーブルを設けるべきか？

verilog HDLで除算器をつくりたいです。
乗算器はつくることができたのですが、除算器の考え方がいまいちおもいつきません。


そこでまず簡単な除算器をつくれるかた、誰か回答お願いします。

参考にしつつ理解を深めていきたいと思っています。

verilog HDL で除算器を作りたい

### 前提・実現したいこと

**Verilog HDLにて、参考書のチャタリング処理を理解すること。**

### 理解できない問題

下記、ソースの処理が理解できない。
ご教授いただければ助かります。

```
module debounce (
    input       CLK,
    input       RST,
    input       BTNIN,
    output  reg BTNOUT
);

/* 125MHzを分周し40Hzを作成 */
reg [21:0] cnt22;

wire en40hz = (cnt22==22'd3125000-1);

always @( posedge CLK ) begin
    if ( RST )
        cnt22 <= 22'h0;
    else if ( en40hz )
        cnt22 <= 22'h0;
    else
        cnt22 <= cnt22 + 22'h1;
end

/* スイッチ入力をFF2個で受ける */
reg ff1, ff2;

always @( posedge CLK ) begin
    if ( RST ) begin
        ff1 <= 1'b0;
        ff2 <= 1'b0;
    end
    else if ( en40hz ) begin
        ff2 <= ff1;
        ff1 <= BTNIN;
    end
end

/* 立ち上がり検出し、FFで受ける */
wire temp = ff1 & ~ff2 & en40hz;

always @( posedge CLK ) begin
    if ( RST )
        BTNOUT <= 1'b0;
    else
        BTNOUT <= temp;
end

endmodule
```

### 該当のソースコード

私の理解は、スイッチ入力をFF2個で受けとり
スイッチの値が前値が0で、現在の値が1であるから立ち上がった値である。
そして、40Hzの間隔でCLK１上がった時のタイミングである。
それのタイミングをANDしている。とソースから推測しました。

40Hz間隔のCLK１周期で、１回分の値でスイッチが押された？ってなんでそれが正しい値なのかが
自分にはわからないです。たとえばノイズだったりとかでも誤動作しないのか？
など考えてしまい。この処理で良いのかがわからないです。

```ここに言語名を入力
/* スイッチ入力をFF2個で受ける */
reg ff1, ff2;

always @( posedge CLK ) begin
    if ( RST ) begin
        ff1 <= 1'b0;
        ff2 <= 1'b0;
    end
    else if ( en40hz ) begin
        ff2 <= ff1;
        ff1 <= BTNIN;
    end
end

/* 立ち上がり検出し、FFで受ける */
wire temp = ff1 & ~ff2 & en40hz;
```

### マイコンでのチャタリング処理
```ここに言語を入力
void *func_thread(void* args) {
	static int last=0;		//前回のスイッチの確定値
	static int sw1=0;		//今回のスイッチの読取り値
	static int sw2=0;		//前回のスイッチの読取り値
	static int sw3=0;		//前々回のスイッチの読取り値
	static int cnt=0;		//スイッチ読取りのタイミング調製用カウンタ

    printf("thread start\n");
    while(1){
        
        if(kill == 1) break;
        if(cnt==9){					    	//10ms間隔で読み取る
            cnt = 0;
            sw3 = sw2;						//前々回のスイッチの読取り値を保存する
            sw2 = sw1;						//前回のスイッチの読取り値を保存する
            sw1 = get_sw();					//今回のスイッチの読取り値を保存する
            if((sw3==sw2) && (sw2==sw1)) now = sw1;		//今回と前回と前々回のスイッチの読取り値が
                                                        //等しければ、それを現在のスイッチの確定値とする
            if(now!=last){					
                if(now & ~last){			//前回と今回(現在)のスイッチの確定値が異なる場合
                    up |= switch_on;		//立上がり（スイッチの押下）検出
                    if(up & 0x1){
                        rew = now;
                    }
                }
                last = now;					//今回のスイッチの確定値を(最後の値として)保存する
            }
            
        }else{
            cnt++;
        }
    }
    return 0;
}
```

三回スイッチの値を取得して、一致したら、立ち上がり処理をしています。
VerilogHDLでは、値を三回取得してから、立ち上がり処理などしなくていいのかが分からないです。


### ハザード処理について
```ここに言語を入力
always @( posedge CLK ) begin
    if ( RST )
        BTNOUT <= 1'b0;
    else
        BTNOUT <= temp;
end
```
これで回避できる理由が理解できなくて、説明が欲しいです。
どうしても納得ができなくて、先に進めなく、ご教授いただけると助かります。