Verilog

RSS
  • 受付中

    回答
    1

    FPGAの高位合成に関しての質問です。

    最近、CQ出版WebShopのFPGAマガジンNo.15を購入しました。 内容はⅭ言語プログラムを高位合成でハードウェア言語に変換して使うのですが、 高位合成を行う上でⅭ言語プログラムとⅭ言語で書かれたテストベンチが必要なはずなのですが、本に書いてあるプログラムがすべて載っているサポートページを探したのですが、Ⅽ言語プログラムはあったのですがⅭ言語のテストベ

    • 0評価
    • 74PV
    TaroToyotomi TaroToyotomi 1ヶ月前に コメント
  • 解決済

    回答
    1

    FPGAが認識されなくて困っています。助けてください!!

    fpgaをusb経由でJTAGを用いてプログラミングしたいのですが、ザイリンクスのiseがfpgaを認識していないのかわかりませんが、書き込みが出来ません。 コンパイルは成功してbitファイルは得られてimpactへ移れたのですが、使って入りfpgaのマークが出てきません。 これは認識されていないためでしょうか? usbを繋いだだけでは認識してく

    • 0評価
    • 94PV
    carnage0216 carnage0216 1ヶ月前に ベストアンサー
  • 解決済

    回答
    1

    プログラムを実行したいのですがエラーが出できます。助けてください!!

    ザイリンクスのplan aheadで以下のプログラムを実行したいのですがエラーが出できます。 エラーメッセージ [HDLCompilers 26] "C:\Users\Daito\testPROJECT\testPROJECT.srcs\sources_1\imports\Desktop\seg7dec.v" line 7 Macro reference `

    • 0評価
    • 107PV
    hillacken hillacken 1ヶ月前に ベストアンサー
  • 受付中

    回答
    0

    vivado hlsでテストベンチを使って高位合成を行いたいのですが・・・

    vivado hlsを使って高位合成を試みているのですがテストベンチがなくてはいけないと表示されました。 ここで質問なのですがテストベンチを作らなくても高位合成を行う方法はないでしょうか? またVerilogなどの言語でテストベンチを書かなくてもCLKのタイミングやレジスタを簡単に設定する方法はないでしょうか? どうかよろしくお願いします。

    • 0評価
    • 55PV
    teratailが1ヶ月前に アップデート
  • 解決済

    回答
    2

    離散フーリエ変換の式と演算回路について

    離散フーリエ変換の式をアセンブリ言語に変換した時に気になったのですが、どのようにして演算回路から離散フーリエ変換を計算した時と同じ結果を導いているのでしょうか? 離散フーリエ変換の式の結果と同じになるように演算回路に流すためのデータを工夫しているのでしょうか? 離散フーリエ変換の式をデータ化するのではなく、離散フーリエ変換と同じ答えが演算回路から出るような

    • 0評価
    • 110PV
    carnage0216 carnage0216 1ヶ月前に ベストアンサー
  • 受付中

    回答
    0

    FPGA(JTAGチェーン)が認識されません。

    FPGAをザイリンクスから提供されているplanAheadを使って開発をしたいのですが、JTAGチェーンが認識されないので困っています。使っているFPGAはザイリンクスのspartan-3のxc3s200を使っています。また本を参考にしながら進めているためインストールしたplanAheadは14.3です。 ちなみに調べてもよくわからなかったのですがエラーメッ

    • 0評価
    • 70PV
    teratailが1ヶ月前に アップデート
  • 受付中

    回答
    0

    MIPSへのTOPPERS/ASPの移植について

    https://github.com/grantae/mips32r1_soc_nano こちらで公開されているMIPS32プロセッサに対し、TOPPERS/ASPを移植しようと考えています。 JSPは移植例がありますが、ASPでは移植例がありません。 そこでいくつか質問です。 ①具体的な移植の作業手順を教えてください。タイマやシリアルなどのペリ

    • 0評価
    • 108PV
    teratailが2ヶ月前に アップデート
  • 受付中

    回答
    1

    verilog DSPについて

    現在、vivadoのGUIでDSPブロックを設計しています。 そこで質問なのですが、verilogコードでDSPを設計することは可能でしょうか。 調べたところ推論(?)というもので明示的に書けるとあったのですが、具体的に以下のようにA×B+Cを書くとするとどのように書くのでしょうか。 A×Bの後と出力の前にレジスタをはさんでいる実装です。

    • 0評価
    • 98PV
    gm300 gm300 2ヶ月前に 回答
  • 受付中

    回答
    1

    amazon f1インスタンスについて

    amazonの提供するf1インスタンスを利用しようとしています。 aws-fpgaのhello_worldのプログラムの実行はできたので、verilogで書いた自作のFPGAプログラムを動かしてみようと思っています。 流れとしてはvivadoで作成したdcpからAFIを作成してf1インスタンス上でそれをロードするという感じだとは思うのですが、サンプルのコ

    • 0評価
    • 122PV
    gm300 gm300 2ヶ月前に 回答
  • 解決済

    回答
    1

    verilog HDLのブロッキング文について

    always文でノンブロッキング文を以下の3通りで書いた場合、aの値はどうなるのでしょうか ① a<=0; a<=1; a<=2; ② a<=0; if(1) a<=1; ③ if(1) a<=0; if(1) a<=1;

    • 0評価
    • 103PV
    ozwk ozwk 5ヶ月前に ベストアンサー
  • 解決済

    回答
    1

    vivadoでの動作周波数のはかり方について

    vivadoを用いてFPGAのある回路の動作周波数(最大遅延)を測りたいのですが、 どのようにすればよいでしょうか 使用しているデバイスはultra scale+で、vivadoのバージョンは2016.4です

    • 0評価
    • 232PV
    hillacken hillacken 6ヶ月前に ベストアンサー
  • 1

タグ情報

  • あなたの順位

    -

  • タグ登録者数

    7

  • 総質問数

    11

  • 今週の質問数

    0

関連するタグ

Verilogタグのよく見られている質問

思考するエンジニアのためのQ&Aサイト「teratail」について詳しく知る