1つの信号を複数のロジックにまとめて入れるときの記述方法

Question

実現したいこと

添付画像のような回路をVerilog-HDLで記述したいです。
たった6ビットなので、IN、OUTを1ビットずつ記述すれば、この回路は簡単にできます。
ビットが増えた時、また、汎用性を考えてまとめて書きたいです。
その場合、添付画像下に記載してある記述はどんなふうにすればいいのでしょうか？

どうぞご教示ください。

Comments

[tunaingot]

XOR(^)の記号を使わないなら、こういう書き方がスマートでしょうか...

assign OUT = (INV == 1'b0) ? IN : ~IN;

XORを使った場合はどう書くのか...
どうかご教示ください。