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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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1回答

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【verilog-HDL】if文の条件が式じゃないとき、実行文が不等号の時の意味って何

im_a_student

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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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投稿2021/07/29 03:39

編集2021/07/29 03:43

verilog HDLのコード

verilog

1module blink ( 2 input CLK, 3 input RST, 4 reg [2:0] LED_RGB 5); 6 7always @( posedge CLK ) begin 8 if ( RST ) 9 cnt26 <= 26'h0; 10 else 11 cnt26 <= cnt26 + 1'h1; 12end 13 14wire ledcnten = (cnt26==26'h3ffffff);

質問

2つ質問があります。if文で条件にRSTとあります。if(RST!=1)のような式なら理解できるのですが、信号名だけ書かれているときはどのような条件なのでしょうか。
また実行文ではcnt26 <= 26'h0;とあります。なぜ小なりイコールなのでしょうか。条件式以外で小なりイコールを使うときの意味を教えてください。

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1T2R3M4

2021/07/29 03:58

調べたこと、試したことを追記してください。
im_a_student

2021/07/29 05:38

テキストを読んでいるところでまだ実行などはできません。すみません。 verilogのif文で検索しても文字だけの条件が出てきませんでした。
guest

回答1

0

ベストアンサー

信号名だけ書かれているときはどのような条件なのでしょうか。

0の場合は偽、その他は真、ですね

<= は代入文です。

投稿2021/07/29 04:29

y_waiwai

総合スコア87719

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im_a_student

2021/07/29 06:28

ありがとうございます。 RST=1の場合は cnt26 <= 26'h0 が実行されて、0の場合はelse以下が実行されるという意味ですか?
y_waiwai

2021/07/29 06:38

そういうことですね 同期リセット付きのカウンタですね
im_a_student

2021/07/29 07:14

なるほど!!理解できました! ありがとうございますm (_ _) m
guest

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