VerilogでI2Cバスマスタを実装したい

Question

VerilogでI2Cバスマスタを実装，シミュレート(に加えてできればFPGA上での実装)をしたい

Verilog初心者です
I2CではシリアルCLK(SCL)がHighである間はシリアルDATA(SDA)が変化しない，という前提が存在すると思いますが，マスターCLKに同期させて記述した場合(always@posedge clk)，SDAはSCLと同じタイミングで変化するため，上述の前提がうまく反映されません
SDAのみ@negedge clkで遷移させれば一応それっぽい動きにはなる気はするのですが，FPGAで実装することまで考えるとあまりいい方法には思えません
何かいい方法があればご教授願いたいです

Answer 1

sclは大本のクロックを直に出さずに分周して作ります
sdaは大本のクロックの立ち上がりでsclがLになるときに変化させます

Comments

[ozwk]

ちなみにfpgaは何を使ってますか？

[sino_prtyo]

なるほど！見通しが立ちました，ありがとうございます
例えばマスタCLKを2分周した場合
SCLは　SCL <= ~SCL と記述すればいいだけだと思うんですが，
SDAはマスタCLK2周期につき1回値を変更する，という動作ですよね
カウンタか何かを設けてうまくタイミングをとればいいのでしょうか

FPGAはMAX10の評価キットを使っています

[ozwk]

カウンタを設けずとも「sclの現在値がHで次回値がLのとき」でいいです

[sino_prtyo]

ありがとうございました，試してみます