verilog-HDLでdffの実行でエラーが起きる

前提・実現したいこと

verilog-HDLでdffをのテストプログラムを実行したいです.

発生している問題・エラーメッセージ

$ iverilog -o dffn -s dffnSim dffnSim.v dffn.v clk.v
dffnSim.v:14: syntax error
dffn.v:1: error: malformed statement
dffn.v:2: syntax error
dffn.v:2: error: malformed statement
dffn.v:3: syntax error
dffn.v:3: error: malformed statement
dffn.v:4: syntax error
dffn.v:4: error: malformed statement
dffn.v:5: syntax error
dffn.v:5: Syntax in assignment statement l-value.
dffn.v:6: syntax error
dffn.v:6: Syntax in assignment statement l-value.
dffn.v:7: syntax error
clk.v:1: error: malformed statement
clk.v:2: syntax error
clk.v:2: error: malformed statement
clk.v:3: syntax error
clk.v:3: error: malformed statement
clk.v:4: syntax error
clk.v:4: Syntax in assignment statement l-value.
clk.v:5: syntax error
clk.v:5: Syntax in assignment statement l-value.
clk.v:6: syntax error
I give up.

該当のソースコード

v
1module clk(ck);
2   output ck;
3   reg    ck;
4   initial ck = 0;
5   always #50 ck = ~ck;
6endmodule
7

v
1module dffn(Q, D, ck);
2   input D, ck;
3   output Q;
4   reg    Q;
5   initial Q = 0;
6   always @(negedge ck) Q = D;
7   endmodule
8

v
1module dffnSim;
2   reg i;
3   wire o;
4   clk clk1(ck);
5   dffn dffn1(o, i, ck);
6   initial
7     begin
8        $monitor(" %b %b %b",ck,i,o,$stime);
9        $display("ck i o time");
10        i = 0;
11        #100 i = 1;
12        #200 i = 0;
13        #100 $finish;
14endmodule
15

試したこと

サンプルプログラム通りに記述したはずがエラーまみれになって困っています.プログラムが間違っているのが,実行のコマンドが間違っているのかも分からないです.

行動規範の内容に同意します

回答1件

ベストアンサー

少なくともソフトウェア界隈では「実行」というのはソースコードに書かれている内容に沿ってターゲットマシンが動作することをいいます。ソースコードに文法エラーがあったりすると、コンパイルの必要な処理系では実行には至りません。コンパイル時のエラーはコンパイル時のエラーとして弁別してください。エラーが有る文書は、プログラムとして成立していないプログラム未満のナニかでしかありません。この辺はverilogでも変わらないと思うのですけれど。

で。verilogについてはHello worldレベルしかやっていないし、最近PCを入れ替えてverilog環境を構築していないので確かめられませんが、少なくともdffnSimではbeginに対するendがないので文法エラーになっているんだろう、という想像はできます。

投稿2021/08/01 11:11