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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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SystemVerilogの配列を、変数でインデックスを指定して別の配列に記憶したい。

haru853

総合スコア38

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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投稿2023/01/19 04:50

編集2023/01/19 16:36

SystemVerilogを学習しています。
ある2次元配列の値を、変数でインデックスを指定して別の配列に記憶したいです。

以下のコードでおこなったところ、Icarus Verilogによるコンパイルで「error: Array index expressions must be constant here.」となってしまいました。
この書式ではインデックスが定数でないといけないようですが、変数で指定したい場合はどのようにすれば良いでしょうか?

module Test( input clock, output reg [7:0] dest ); logic [7:0] j; logic [7:0][7:0] src; always_ff @(posedge clock) begin j <= j + 1; end always_ff @(posedge clock) begin dest <= src[j][7:0]; end endmodule

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ozwk

2023/01/19 05:37 編集

全体のコードを貼ってください。
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回答1

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ベストアンサー

なんかこれで通りましたけどどうでしょうか

sv

1module Test( 2 input clock, 3 output reg [7:0] dest 4); 5 6logic [7:0] j; 7logic [7:0] src[7:0]; // ここを変えた 8 9always_ff @(posedge clock) begin 10 j <= j + 1; 11end 12 13always_ff @(posedge clock) begin 14 dest <= src[j][7:0]; 15end 16 17endmodule

投稿2023/01/19 07:02

編集2023/01/19 07:09
ozwk

総合スコア13512

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haru853

2023/01/19 07:31

ありがとうございます。 コンパイルとおりました。 配列定義の書き方がおかしかったとは・・・はずかし
ozwk

2023/01/19 07:36

いや、pack/unpackの違いはありますがどちらも正しいはずなので 正直良くわかりません。
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