SystemVerilogの配列を、変数でインデックスを指定して別の配列に記憶したい。

Question

SystemVerilogを学習しています。
ある2次元配列の値を、変数でインデックスを指定して別の配列に記憶したいです。

以下のコードでおこなったところ、Icarus Verilogによるコンパイルで「error: Array index expressions must be constant here.」となってしまいました。
この書式ではインデックスが定数でないといけないようですが、変数で指定したい場合はどのようにすれば良いでしょうか？

module Test(
    input clock,
	output reg [7:0] dest
);

logic [7:0] j;
logic [7:0][7:0] src;

always_ff @(posedge clock) begin
    j <= j + 1;
end

always_ff @(posedge clock) begin
    dest <= src[j][7:0];
end

endmodule

Comments

[ozwk]

全体のコードを貼ってください。

Answer 1

なんかこれで通りましたけどどうでしょうか

module Test(
    input clock,
	output reg [7:0] dest
);

logic [7:0] j;
logic [7:0] src[7:0]; // ここを変えた

always_ff @(posedge clock) begin
    j <= j + 1;
end

always_ff @(posedge clock) begin
    dest <= src[j][7:0];
end

endmodule

Comments

[haru853]

ありがとうございます。
コンパイルとおりました。
配列定義の書き方がおかしかったとは・・・はずかし

[ozwk]

いや、pack/unpackの違いはありますがどちらも正しいはずなので
正直良くわかりません。