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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

解決済

4ビットバイナリカウンタをテストベンチを使ってシミュレーションを行いたい

iface
iface

総合スコア38

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

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投稿2022/06/09 07:18

編集2022/06/16 17:53

実現したいこと

下記のプログラムは、一秒間隔で4ビットカウントを行う回路を表しています。
しかし、以下のエラー文の通り、テストベンチのパターン表示回路の接続の部分の

.scale(scale)

でエラーが出ています。
これはどういうことでしょうか。

発生している問題・エラーメッセージ

[VRFC 10-3180] cannot find port 'scale' on this module ["C:/Xilinx/Vivado/LED/4bit_count_68/4bit_count_68.srcs/sim_1/new/counter_test.v":39]

該当のソースコード

4bitカウンタ回路の記述
修正後

Verilog

`timescale 1ns / 1ps module counter #(parameter S = 99999999)( input wire CLK, RES, output reg [3:0]LED); reg [27:0] scale; always @(posedge CLK or negedge RES) begin if (RES == 1'b0) begin scale <= 27'd0; LED <= 4'b0; end else if (scale == S) begin //scaleが溜まったらscaleをリセット scale <=27'd0; if(LED == 4'hf) //LEDが溜まったらLEDをリセット LED <= 4'b0; else LED <= LED + 4'b1; //LEDが溜まってなければLEDを加算 end else scale <= scale + 27'd1; end endmodule

テストベンチ

Verilog

`timescale 1ns / 1ps module counter_test; //クロック周期 localparam STEP = 10; /*接続信号の宣言*/ reg CLK; reg RES; wire [3:0]LED; /*パターン表示回路を接続*/ counter #(.S(10))pattern( .CLK(CLK), .RES(RES), .LED(LED) ); wire [23:0] scale = pattern.scale; always begin CLK = 0; #(STEP/2); CLK = 1; #(STEP/2); end always @(posedge CLK) begin if(RES == 0) CLK = 0; end initial begin RES = 0; #(STEP*20) RES = 1; #(STEP*100); $stop; end endmodule

シミュレーションの理想の波形

イメージ説明

試したこと

イメージ説明

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