常連

過去の質問とは全く異なる質問ですがご意見など聞かせていただければと思います。
マイコンの性能やCPU、CPUの性能が上がっている今の時代、FPGAでわざわざ回路を設計しなくてもCPU,GPUをアセンブリ言語や高速化などを用いてプログラムすればFPGAで作ったパイプライン化したハードウェアの回路よりも処理速度や精度が高いように思えます。
仮に以上のことが正しいとしたらFPGAをもっと安くしないと売れないようにも思えます。

皆さんはFPGAなどを使おうと思ったことはありますか？もしあるならば是非理由を聞かせていただけると嬉しいです。
あるいはFPGAを使おうとしたがCPUの並列処理やGPUのほうが処理が速いためFPGAを使わなくなってしまったなどはありますか？

もちろんFPGAにも不得意なことがあると思うのですが、FPGAでないCPU,GPUがFPGA以上に成果や実績がある今の現代でFPGAの存在意義はあるのでしょうか？
私個人としてはFPGAはいらないような気がします。高いし（2万や3万など）、遅いし、すぐに壊れるし、他の何かと組み合わせて使うことがないため需要もほぼないです。
その割にFPGAで人工知能などを行っているのがよくわかりません。不備などがあったらデバッグも難しそうですし、物理的なハードで作っているだけあって融通が利かなそうです。
画像処理に関してはいずれはGPUを超えるなどと書いているサイトなどもありますが根拠のあるようなことは書いておらず、あくまでその人の仮説が正しいならばFPGAのほうが速いだろうという見解です。
昔のFPGAかもしれませんがメモリのRAMやROMなども外付けであったような気がするので、そのような部分を考えるとFPGA内にはメモリを作ることができても物体検出のためのデータをフリップフロップを作りそこに検出したい物体のデータを入れるというのは非現実的なので、内蔵されているCPUなどのプロセッサなどのメモリに検出したい物体のデータを入れているのかなと思いCPUに物体検出をやらせてるようで、ラズパイなどのCPUを使って物体検出するのとさほどかわらないのかなと思ってしまいます。

以上を踏まえまして、どうか皆様のマイコンやCPU,GPU,FPGAなどについてご意見いただきたいと思います。
どうかよろしくお願いいたします。

もしかしたら間違った解釈をしているかもしれません。どうかご指導お願いいたします。

FPGAのメリットについて。

基本的な質問で申し訳ありません。

ある信号`data`が次のように宣言されています。

```vhdl
SIGNAL data : MY_ARRAY := (OTHERS => (OTHERS => '0'));
```

ここで`MY_ARRAY`というのは

```vhdl
TYPE MY_ARRAY IS ARRAY(511 DOWNTO 0) OF STD_LOGIC_VECTOR(31 DOWNTO 0);
```

と宣言されています。

ここであるエンティティで

```vhdl
d => data(CONV_INTEGER(x"40")),
```

と信号の代入がされていました。`d : IN STD_LOGIC_VECTOR(31 DOWNTO 0);`です。

ここで調べてもわからないのは、

1. 0x40つまり64番目の`STD_LOGIC_VECTOR(31 DOWNTO 0)`に`d`を代入しているということでよろしいのでしょうか？
2. `d => data(CONV_INTEGER(x"40")),`は直接`d => data(64),`と書いても構いませんか？
3. 例えば配列のn番目の`STD_LOGIC_VECTOR(31 DOWNTO 0);`のmビット目を取り出したかったら`data(n, m)`と書けば良いのでしょうか？

色々と調べたのですがわかりませんでした。また一人で勉強しているのでこちらで質問させていただきました。

よろしくお願いします。

VHDLの配列について

### 実現したいこと

FPGAのPL部分の動作周波数が100MHzであることを考慮して、0.１秒間隔でLEDにカウントを出力させる4bitカウンタを作成しています。




**_クロック同期４ビットバイナリカウンタの動作_**

![秒カウンタの動作](https://ddjkaamml8q8x.cloudfront.net/questions/2022-06-06/3adfda2c-7b03-47e6-8122-0db4b310f368.jpeg)

**_回路構成_**

![イメージ説明](https://ddjkaamml8q8x.cloudfront.net/questions/2022-06-06/dc1d3811-55ee-4a72-8ef3-77895bdd90cf.jpeg)
誤：100MHz　正：10MHz 

### 発生している問題・エラーメッセージ
ネットに複数のドライバがあるということですが、どのように改善すればよいでしょうか。
ご教授お願いします。

```
[DRC MDRV-1] Multiple Driver Nets: Net EN_IBUF has multiple drivers: COUNT_reg[3]_i_1/O, and EN_IBUF_inst/O.
```

### 該当のソースコード

```Verilog
module counter (
    input  wire CLK, RES, EN,
    output reg [3:0]Q);
    
    reg [23:0] scale;

    always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            scale <= 24'h0; 
        else if (scale == 24'd99999999) 
            scale <=24'd0;
        else 
            scale <=scale + 24'd1;
        end
        
     assign EN = scale == 24'd99999999;
     
     always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            Q <= 4'd0;
        else if (EN == 1'b1) 
            Q <= Q + 4'd1;
        end
endmodule
```
変更後
```Verilog
module counter (
    input  wire CLK, RES, 
    output reg [3:0]COUNT);
    
    reg [23:0] scale;

    always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            scale <= 24'h0; 
        else if (scale == 24'd9999999) 
            scale <=24'd0;
        else 
            scale <=scale + 24'd1;
        end
        
     assign wire EN = scale == 24'd9999999;
     
     always @(posedge CLK or negedge RES) begin
        if (RES == 1'b0) 
            COUNT <= 4'd0;
        else if(EN == 1'b1) 
            COUNT <= COUNT + 4'd1;
        end
endmodule
```
### 試したこと

ここに問題に対して試したことを記載してください。

### 補足情報（FW/ツールのバージョンなど）

Windows11

Vivodo 2020.2


Verilog, エラーがわかりません：複数のドライバ ネット: ネットに複数のドライバがあります

### 実現したいこと
https://github.com/litex-hub/linux-on-litex-vexriscv
でtang nano 20kというボード上でlinuxを動かそうとしています。litexというファームウェアのビルドとfpgaへの書き込みには成功しています。そこにlinuxイメージを書き込もうという段階です。
そのため、readmeのLoad the Linux images over Serialの箇所を参考にして、
`litex_term --images=images/boot.json /dev/ttyUSBX`を実行したいです。
しかしエラーが出て困りました。

### 前提

litexのビルドはhttps://github.com/enjoy-digital/litex のリポジトリと
https://github.com/sipeed/TangNano-20K-example のlitexフォルダのhowtobuild.mdを元にして行いました。
litex_termコマンドは正常に動作します。
wsl2で動作させています。
teratermでシリアル通信するときはCOM4で115200を指定しています。

### 発生している問題・エラーメッセージ

```
$ litex_term --images=images/boot.json COM4
Traceback (most recent call last):
  File "/home/haihu/.local/lib/python3.10/site-packages/serial/serialposix.py", line 322, in open
    self.fd = os.open(self.portstr, os.O_RDWR | os.O_NOCTTY | os.O_NONBLOCK)
FileNotFoundError: [Errno 2] No such file or directory: 'COM4'

During handling of the above exception, another exception occurred:

Traceback (most recent call last):
  File "/home/haihu/.local/bin/litex_term", line 33, in <module>
    sys.exit(load_entry_point('litex', 'console_scripts', 'litex_term')())
  File "/mnt/c/Users/haihu/Univ/Thesis/litex/litex/litex/tools/litex_term.py", line 648, in main
    term.open(port, int(float(args.speed)))
  File "/mnt/c/Users/haihu/Univ/Thesis/litex/litex/litex/tools/litex_term.py", line 324, in open
    self.port = serial.serial_for_url(port, baudrate)
  File "/home/haihu/.local/lib/python3.10/site-packages/serial/__init__.py", line 90, in serial_for_url
    instance.open()
  File "/home/haihu/.local/lib/python3.10/site-packages/serial/serialposix.py", line 325, in open
    raise SerialException(msg.errno, "could not open port {}: {}".format(self._port, msg))
serial.serialutil.SerialException: [Errno 2] could not open port COM4: [Errno 2] No such file or directory: 'COM4'
```

### 試したこと

- /dev直下にttyUSB*は何もいませんでした。なので/dev/ttyUSB4のように指定してもそんなものはないと怒られます。
- dmesg | grep ttyUSBも何も出ませんでした。

### 補足情報（FW/ツールのバージョンなど）




コマンドのポート指定で/dev/ttyUSBXの形式を求められるがwindowsなのでCOM4のように指定すると怒られる

### 前提・実現したいこと

**Verilog HDLにて、参考書のチャタリング処理を理解すること。**

### 理解できない問題

下記、ソースの処理が理解できない。
ご教授いただければ助かります。

```
module debounce (
    input       CLK,
    input       RST,
    input       BTNIN,
    output  reg BTNOUT
);

/* 125MHzを分周し40Hzを作成 */
reg [21:0] cnt22;

wire en40hz = (cnt22==22'd3125000-1);

always @( posedge CLK ) begin
    if ( RST )
        cnt22 <= 22'h0;
    else if ( en40hz )
        cnt22 <= 22'h0;
    else
        cnt22 <= cnt22 + 22'h1;
end

/* スイッチ入力をFF2個で受ける */
reg ff1, ff2;

always @( posedge CLK ) begin
    if ( RST ) begin
        ff1 <= 1'b0;
        ff2 <= 1'b0;
    end
    else if ( en40hz ) begin
        ff2 <= ff1;
        ff1 <= BTNIN;
    end
end

/* 立ち上がり検出し、FFで受ける */
wire temp = ff1 & ~ff2 & en40hz;

always @( posedge CLK ) begin
    if ( RST )
        BTNOUT <= 1'b0;
    else
        BTNOUT <= temp;
end

endmodule
```

### 該当のソースコード

私の理解は、スイッチ入力をFF2個で受けとり
スイッチの値が前値が0で、現在の値が1であるから立ち上がった値である。
そして、40Hzの間隔でCLK１上がった時のタイミングである。
それのタイミングをANDしている。とソースから推測しました。

40Hz間隔のCLK１周期で、１回分の値でスイッチが押された？ってなんでそれが正しい値なのかが
自分にはわからないです。たとえばノイズだったりとかでも誤動作しないのか？
など考えてしまい。この処理で良いのかがわからないです。

```ここに言語名を入力
/* スイッチ入力をFF2個で受ける */
reg ff1, ff2;

always @( posedge CLK ) begin
    if ( RST ) begin
        ff1 <= 1'b0;
        ff2 <= 1'b0;
    end
    else if ( en40hz ) begin
        ff2 <= ff1;
        ff1 <= BTNIN;
    end
end

/* 立ち上がり検出し、FFで受ける */
wire temp = ff1 & ~ff2 & en40hz;
```

### マイコンでのチャタリング処理
```ここに言語を入力
void *func_thread(void* args) {
	static int last=0;		//前回のスイッチの確定値
	static int sw1=0;		//今回のスイッチの読取り値
	static int sw2=0;		//前回のスイッチの読取り値
	static int sw3=0;		//前々回のスイッチの読取り値
	static int cnt=0;		//スイッチ読取りのタイミング調製用カウンタ

    printf("thread start\n");
    while(1){
        
        if(kill == 1) break;
        if(cnt==9){					    	//10ms間隔で読み取る
            cnt = 0;
            sw3 = sw2;						//前々回のスイッチの読取り値を保存する
            sw2 = sw1;						//前回のスイッチの読取り値を保存する
            sw1 = get_sw();					//今回のスイッチの読取り値を保存する
            if((sw3==sw2) && (sw2==sw1)) now = sw1;		//今回と前回と前々回のスイッチの読取り値が
                                                        //等しければ、それを現在のスイッチの確定値とする
            if(now!=last){					
                if(now & ~last){			//前回と今回(現在)のスイッチの確定値が異なる場合
                    up |= switch_on;		//立上がり（スイッチの押下）検出
                    if(up & 0x1){
                        rew = now;
                    }
                }
                last = now;					//今回のスイッチの確定値を(最後の値として)保存する
            }
            
        }else{
            cnt++;
        }
    }
    return 0;
}
```

三回スイッチの値を取得して、一致したら、立ち上がり処理をしています。
VerilogHDLでは、値を三回取得してから、立ち上がり処理などしなくていいのかが分からないです。


### ハザード処理について
```ここに言語を入力
always @( posedge CLK ) begin
    if ( RST )
        BTNOUT <= 1'b0;
    else
        BTNOUT <= temp;
end
```
これで回避できる理由が理解できなくて、説明が欲しいです。
どうしても納得ができなくて、先に進めなく、ご教授いただけると助かります。

【VerilogHDL】チャタリング除去回路

### 実現したいこと

ここに実現したいことを箇条書きで書いてください。
- .bitファイルを作成したい

### 前提

ここに質問の内容を詳しく書いてください。
ボタンを押すとLEDがひかって、ボタンを放すとLEDが消灯するプログラムを作っていますが、Generate Bitstreamを実行すると以下のエラーが出てしまいました。

### 発生している問題・エラーメッセージ

```
[DRC NSTD-1] Unspecified I/O Standard: 4 out of 4 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: q[1:0], i0, and i1.
```
```
[DRC UCIO-1] Unconstrained Logical Port: 4 out of 4 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.  To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run.  Problem ports: q[1:0], i0, and i1.
```

### 該当のソースコード

```HDL
set_property -dict {PACKAGE_PIN K18 IOSTANDARD LVCMOS33} [get_ports {btn_0}];
set_property -dict {PACKAGE_PIN Y11 IOSTANDARD LVCMOS33} [get_ports {led_r}];
```

### 試したこと

{　と　[　の直前には半角スペースが必要とのことでそれを確認しましたが改善されませんでした。

### 補足情報（FW/ツールのバージョンなど）

Windows11
Vivado 2023.1


Bitstream Generation failed.について

デバッグモードを見ると謎の無限ループが発生しているようでした。ビルドがうまくいっていなかったようなのでもう一度やり直します。ビルド方法について何かご存じの方がいれば教えていただきたいです。
表示されるレジスタ一覧について、int main(){return 0;}も#include<stdio.n>\nint main(){printf("Hello World!\n");}も同じものが表示されます。
コンパイルの際-staticをつけても結果は変わりませんでした。

以下の内容は一応残しておきます。

### 実現したいこと

https://zenn.dev/ohno418/articles/5f6d5e01dc4981
以上の記事に従ってriscvにクロスコンパイルしたプログラムを実行した際標準出力が得られるようにしたいです。

### 前提

クロスコンパイラとproxy kernel, spikeのインストールを終え、エラーなくspikeを実行させることができました。

### 発生している問題・エラーメッセージ

しかし記事にあるような結果ではなく、以下のような出力が表示されます。
~~~
$ spike ./riscv64-unknown-linux-gnu/bin/pk hello_world
bbl loader
z  0000000000000000 ra ffffffc000004220 sp ffffffc00041ed30 gp 0000000000000000
tp 0000000000000000 t0 0000000000000025 t1 ffffffc00041ed6f t2 0000000000000000
s0 ffffffc00041ed31 s1 ffffffc00001a0c8 a0 000000000000002e a1 0000000000000100
a2 ffffffc00000d574 a3 0000000010000000 a4 0000000010000005 a5 0000000000000000
a6 000000000000003f a7 000000000000003f s2 ffffffc00001a0d8 s3 ffffffc00001a0e0
s4 ffffffc00000f018 s5 0000000000000001 s6 ffffffc000010478 s7 ffffffc00001a040
s8 ffffffc000010480 s9 ffffffc000010488 sA 0000000000000001 sB 0000000000000000
t3 fffffffffffffffc t4 ffffffc00000d320 t5 0000000000000009 t6 0000000000000015
pc ffffffc00000532c va/inst 0000000010000005 sr 8000000200006100
Kernel load segfault @ 0x0000000010000005
~~~

### 試したこと

helpで確認できるオプションを一通り試しましたが記事のような結果にはなりませんでした。

### 補足情報（FW/ツールのバージョンなど）
export RISCV=/opt/riscvのようにしてから、

riscv-gnu-toolchainは
./configure --prefix=$RISCV --enable-llvm --with-sim=spike --with-arch=rv64g
make -j$(nproc) linux

riscv-pkは
../configure --prefix=$RISCV--host=riscv64-unknown-linux-gnu --with-arch=rv64g
make
sudo make install

のようなパラメータでビルドしました。
riscv-pkのmakeでgnu/stubs-lp64.hがない！というエラーが起こった人は
https://github.com/riscv-software-src/riscv-pk/issues/125
が役に立つと思います。
加えて、-mcmodel=medanyなんでオプションはない！というエラーが起こった人は--with-archの指定がそろっていないのが問題みたいなので揃えてみると直るかもしれません。
gccでエラーが出たときはMakefile内のコンパイラをriscv-gnu-toolchainでインストールした$RISCV/bin下のファイルたちをgcc, objcopy, readelfに指定してあげるといいです。

よろしくお願いします。



[riscv isa simulator spikeの使い方について] 標準出力が表示されずレジスタ一覧が表示されてしまう

### 実現したいこと

- btn0をおすとカウンタのスタートとストップができる
- sw0が0のときはカウントアップ、sw1が1のときはカウントダウン
- sw1が0のときは16進、sw1が1のときは10進のカウンタ

### 前提


### 発生している問題・エラーメッセージ

```エラー1
[DRC NSTD-1] Unspecified I/O Standard: 2 out of 8 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: btn0, and sw1.
```
```エラー2
[DRC UCIO-1] Unconstrained Logical Port: 2 out of 8 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.  To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run.  Problem ports: btn0, and sw1.
```

### 該当のソースコード

```HDL（.vファイル）
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/07/18 14:02:29
// Design Name: 
// Module Name: task22_x_202211666
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module task22_x_202211666(
    input clk,
    input btn0,
    input sw0, //0でカウントアップ
    input sw1, //1で10進
    output [3:0]ld
    );
    
reg [3:0]hexcnt;
reg [31:0]scnt;
reg r0,r1;
wire pulse;
always@(posedge clk)begin
    r0 <= btn0;
    r1 <= r0;
end


parameter SMAX = 125000000-1;

initial begin
    hexcnt <= 0;
    scnt <= 0;
end
assign pulse = r1 & ~r0;

reg en;
always@(posedge clk)begin
    if(pulse == 1)begin
        en <= ~en;
    end
end


always@(posedge clk)begin
    if(scnt < SMAX)begin
        scnt <= scnt + 1;
    end else begin
        scnt <= 0;
    end
end

always@(posedge clk)
    if(scnt == SMAX)begin
    if(en == 1)begin
        if(sw1 == 1)begin //10進
            if(sw0 == 0)begin //up
                if(hexcnt == 9)begin
                    hexcnt <= 0;
                end else begin
                    hexcnt <= hexcnt + 1;
                end
             end else begin
                hexcnt <= hexcnt - 1;
            end
        end else begin //16進
            if(sw0 == 0)begin //up
                hexcnt <= hexcnt + 1;
            end else begin
                hexcnt <= hexcnt - 1;
            end
        end
    end
    end
    
assign ld = hexcnt;

endmodule

```

```HDL（.xdcファイル）
set property -dict {PACKAGE_PIN K17 IOSTANDARD LVCMOS33} [get_ports {clk}];
create_clock -period 8.000 -name sys_clk_pin -waveform {0 4} -add [get_ports {clk}];

set property -dict {PACKAGE_PIN M14 IOSTANDARD LVCMOS33} [get_ports {ld[0]}];
set property -dict {PACKAGE_PIN M15 IOSTANDARD LVCMOS33} [get_ports {ld[1]}];
set property -dict {PACKAGE_PIN G14 IOSTANDARD LVCMOS33} [get_ports {ld[2]}];
set property -dict {PACKAGE_PIN D18 IOSTANDARD LVCMOS33} [get_ports {ld[3]}];

set property -dict {PACKAGE_PIN K18 IOSTANDARD LVCMOS33} [get_ports {btn0}];

set property -dict {PACKAGE_PIN G15 IOSTANDARD LVCMOS33} [get_ports {sw0}];
set property -dict {PACKAGE_PIN P15 IOSTANDARD LVCMOS33} [get_ports {sw1}];

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### 試したこと
xdcファイルに原因がありそうなので、タイプミスを確認したがタイプミスはなかった。chatGPTにもかけてみたが、正しそうだった。

### 補足情報（FW/ツールのバージョンなど）

vivado 2023.1
windows11
