Vivado HLSでのRTLシュミレーションについて

Question

VivadoHLSを用いて高位合成をしています。
Cのシュミレーションと合成は通ったのですが，RTL(Verilog)のシュミレーションを実行しても一向に終わりません．

原因として何が考えられますか？
分かる方は教えてください．

Answer 1

まずは、純粋にsim の問題に分析から。

sim が終わらない原因は、

1. 実際に何も起こっていない。
2. ひとつの変数の更新が同じ時間に無限に行われている。

が、よくあります。
CPUの進み方を見れば、1. に当てはまるか判断できます。
<1> になるのは、例えば、信号 a が 1 になるのを待っているがいつまでも1 にならない。　ということがあります。
<2> は、a <= a+1 ; みたいなケースがあります。RTLの場合は、複数の事象が同時に平行に起こります。

assign a = b + 1 ;
assign c = d + 1 ;

とあれば、a, c の更新は同時に起こり得て、しかも b がどこで変化してもa の更新は行われます。お手軽な対策としては、

assign a = #1 b +1 ;

のように代入を#1 だけ遅延させる　という方法があります。#1 である根拠は無く、#1 遅延で他の問題が起こる場合もありますが、お手軽な方法として使われます。

C合成であれば、1のケースのほうは起こりやすそうです。2. のケースはコンパイラが自動的に必要な部分を遅延させていたような気がします。
sim を途中で止めると何が起こっていなかったかわかります。
何かが起こらなかった原因は、C での配列のover flow, 自然数型変数の変域超過がありえます。n がunsigned int であったにもかかわらず -1 になることを期待するケースなど。
C sim では型変換で言語の定義上は不定であっても何かに変換されたり、Gcc の拡張として、変換が起こる場合があります。RTL Sim はClang を使うのでClang は異なる変換をするかもしれません。

直接答えにはならないのですが、結果的にはC のレベルで実はバグがあるにも関わらず正常に終わっているように見えるだけでは？が私の推測です。

参考になったら評価してね。