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FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

HDL

HDL(ハードウェア記述言語)は、デジタル回路の設計などを行うための記述言語です。プログラミング言語に似ており、回路の設計や構成を記述することが可能。VHDL/Verilog HDL/SFLなどのHDLが広く使用されています。

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1回答

497閲覧

Bitstream Generation failed.について

yasutin

総合スコア41

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

HDL

HDL(ハードウェア記述言語)は、デジタル回路の設計などを行うための記述言語です。プログラミング言語に似ており、回路の設計や構成を記述することが可能。VHDL/Verilog HDL/SFLなどのHDLが広く使用されています。

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投稿2023/07/11 02:26

実現したいこと

ここに実現したいことを箇条書きで書いてください。

  • .bitファイルを作成したい

前提

ここに質問の内容を詳しく書いてください。
ボタンを押すとLEDがひかって、ボタンを放すとLEDが消灯するプログラムを作っていますが、Generate Bitstreamを実行すると以下のエラーが出てしまいました。

発生している問題・エラーメッセージ

[DRC NSTD-1] Unspecified I/O Standard: 4 out of 4 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: q[1:0], i0, and i1.
[DRC UCIO-1] Unconstrained Logical Port: 4 out of 4 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: q[1:0], i0, and i1.

該当のソースコード

HDL

1set_property -dict {PACKAGE_PIN K18 IOSTANDARD LVCMOS33} [get_ports {btn_0}]; 2set_property -dict {PACKAGE_PIN Y11 IOSTANDARD LVCMOS33} [get_ports {led_r}];

試したこと

{ と [ の直前には半角スペースが必要とのことでそれを確認しましたが改善されませんでした。

補足情報(FW/ツールのバージョンなど)

Windows11
Vivado 2023.1

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ozwk

2023/07/11 03:31

トップレベルのIOはbtn_0とled_rの2つだけですか? クロックとかリセットとかありませんか?
yasutin

2023/07/11 04:34

task11.vというファイルがあります! module task11( input btn_0, output led_r ); assign led_r = btn_0; endmodule
guest

回答1

0

自己解決

モジュールにset as topを選択するとできました。

投稿2023/07/11 08:45

yasutin

総合スコア41

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