Verilogでの機能ライブラリを使用した命令ができません。

Question

今ALUの内部に新しい命令を追加して、その命令の内部の処理は機能ライブラリを使用して別のファイルで行いたいと思います。入力されたkey,plaintextをそれぞれ足してその結果をoutに返したいです。ops, opcodes.vhは動作確認済みです。Compile Errorをしたら以下のように出ます。

Error (10170): Verilog HDL syntax error at cal.v(19) near text: "+";  expecting ";". 

`default_nettype none
module cal(
wire [31 : 0] key_32,
wire [31 : 0] plaintext_32
);
alu cal_1(
    .in1(key_32),
    .in2(plaintext_32)
);
always @*
begin : cal_en
		key_32 + plaintext_32 + key_32;
end
endmodule

`include "alu_ops.vh"
`include "rv32_opcodes.vh"
`include "cal.v"

`default_nettype none
  
module alu(
           input wire [`ALU_OP_WIDTH-1:0] op, //4 bit extend 5 bit
           input wire [`XPR_LEN-1:0] 	  in1,
           input wire [`XPR_LEN-1:0] 	  in2,
           output reg [`XPR_LEN-1:0] 	  out	
           );
   always @(*) begin
      case (op)
        `ALU_OP_ADD : out = in1 + in2;
        `ALU_OP_XOR : out = in1 ^ in2;
        `ALU_OP_OR : out = in1 | in2;
        `ALU_OP_AND : out = in1 & in2;
		  //cal add
        `ALU_OP_cal : out = cal(in1,in2);
		  
        default : out = 0;
      endcase // case op
   end
endmodule // alu
`default_nettype wire

Comments

[ozwk]

key_32 + plaintext_32 + key_32;

この行は何をしようとしていますか?

Answer 1

入力されたkey,plaintextをそれぞれ足してその結果をoutに返したいです。

であれば、こうです。

module cal(
input wire [31 : 0] key_32,
input wire [31 : 0] plaintext_32,
output wire [31:0] out
);

assign out = key_32 + plaintext_32;

endmodule

Comments

[Yoshioka19082]

cal.vを上のようにしてコンパイルしたら、エラーが出ます。"Error (10228): Verilog HDL error at cal.v(3): module "cal" cannot be declared more than once
"

[ozwk]

alu.vの`include cal.vを消してみてください

[ozwk]

ちなみに
`ALU_OP_cal : out = cal(in1,in2);
も間違っています。

一度文法を再学習してください。

[Yoshioka19082]

alu.vの中身に以下のコードを追加しました。calを呼び出すときは代わりに何をコードに入れればいいですか？
"
wire [31 : 0] key_32;
wire [31 : 0] plaintext_32;
wire [31 : 0] cal_out;

cal cal_1(
.in1(key_32),
.in2(plaintext_32),
.out(cal_out)
);

"

[ozwk]

下手にプログラミングの経験があると間違えるのですが、
verilogは回路を記述するための言語であって手順を書く言語ではありません。(※)

したがって、「呼び出す」という捉え方からしてあまり正しくありません。
モジュール(のインスタンス)を実体化して配線をします。

今回であればcal_1でモジュールを実体化しているので、あとはkey_32だとか各信号を適切に接続するだけです。

※ 回路シミュレーションのための手順は書くことはできる

[Yoshioka19082]

そのkey_32などの接続の部分のコードを教えてほしいです。

[ozwk]

out = cal_out
とか
assign key_32 =in1 とか

[ozwk]

申し訳ないですが一から十まで教えるのは大変なので
verilog サブモジュール などと検索して出てきた例を参考にがんばってください