verilog マルチプレクサの出力がセレクタ信号になってしまう

Question

2-1マルチプレクサで出力をDFF出力にしようと考えています。
実際にシミュレーションをかけてみると、SEL信号が1クロック遅れて出力されてしまいます。
DFFから出力しないと、問題なく信号が出力されます。

どこに問題がるのでしょうか？
シミュレーターはModelSimーINTELです。

module CLK_MUX
(
	input	CLK,
	input	CLK1,
	input	CLK2,
	input	SEL,
	output	CLK_OUT
);

	reg	_CLK_REG ;
	reg	_OUT_REG ;

	assign _OUT_REG	= SEL	? CLK1 : CLK2 ;

	assign CLK_OUT	= _CLK_REG ;
	always @(posedge CLK)
	begin
		_CLK_REG	<= _OUT_REG;
	end

endmodule

Comments

[ozwk]

シミュレータの波形を貼ってください

[sasamata]

画像はどのように貼り付ければよろしいのでしょうか？

[ozwk]

https://teratail.com/help/question-tips#questionTips3
3-3参照

Answer 1

CLK1とCLK2に対して
CLKが超高速じゃないと動きませんよ

Answer 2

実際にシミュレーションをかけてみると、SEL信号が1クロック遅れて出力されてしまいます。

「SEL信号がクロックに同期して変化していて、SELの変化に対してCLK_OUTの変化が1クロック遅れる」
という意味ならDFF通しているので当たり前です。