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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

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2回答

1296閲覧

verilog マルチプレクサの出力がセレクタ信号になってしまう

sasamata

総合スコア12

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

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投稿2021/06/21 06:14

2-1マルチプレクサで出力をDFF出力にしようと考えています。
実際にシミュレーションをかけてみると、SEL信号が1クロック遅れて出力されてしまいます。
DFFから出力しないと、問題なく信号が出力されます。

どこに問題がるのでしょうか?
シミュレーターはModelSimーINTELです。

verilog

1module CLK_MUX 2( 3 input CLK, 4 input CLK1, 5 input CLK2, 6 input SEL, 7 output CLK_OUT 8); 9 10 reg _CLK_REG ; 11 reg _OUT_REG ; 12 13 assign _OUT_REG = SEL ? CLK1 : CLK2 ; 14 15 assign CLK_OUT = _CLK_REG ; 16 always @(posedge CLK) 17 begin 18 _CLK_REG <= _OUT_REG; 19 end 20 21endmodule

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ozwk

2021/06/21 06:18

シミュレータの波形を貼ってください
sasamata

2021/06/21 06:50

画像はどのように貼り付ければよろしいのでしょうか?
guest

回答2

0

ベストアンサー

CLK1とCLK2に対して
CLKが超高速じゃないと動きませんよ

投稿2021/07/08 03:20

FPGA.

総合スコア9

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0

実際にシミュレーションをかけてみると、SEL信号が1クロック遅れて出力されてしまいます。

「SEL信号がクロックに同期して変化していて、SELの変化に対してCLK_OUTの変化が1クロック遅れる」
という意味ならDFF通しているので当たり前です。

投稿2021/06/21 06:24

ozwk

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