VHDLでprocess文とループ関係のエラー

Question

VHDLでコンパイルを実行したときに、以下の二つのエラーが出ました。「Error (10384): VHDL assignment error at imem.vhdl(37): index 64 is outside the range (0 to 63) of object "mem"」「Error (10442): VHDL Process Statement error at imem.vhdl(20): Process Statement must contain either a sensitivity list or a Wait Statement」
該当する箇所を確認し、改善を試みましたがエラーは直らず困っています。一つ目のエラーは恐らくループが関係していると思うのですが...。このエラーの原因と対処法が分かれば教えて下さい。該当するソースコードは以下の通りです。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use STD.textio.all;
use ieee.std_logic_textio.all;

-- 命令メモリの内容をファイルから読み込む
-- dc_shellを使った合成はできないので注意
entity imem is
  port (
    addr    : in  std_logic_vector(31 downto 0);
    rd : out std_logic_vector(31 downto 0));
end imem;

architecture behv of imem is
begin

  -- ファイル memfile.dat からプログラムを読み込んで初期化
  process
    file FI        : text is in "memfile.dat";
    variable LI    : line;
    variable inst  : std_logic_vector(31 downto 0);
    variable index : integer;

    type     romtype is array (0 to 63) of std_logic_vector(31 downto 0);
    variable mem : romtype;
  begin
    for I in 0 to 63 loop               -- initialize memory
      mem(I) := (others => '0');
    end loop;

    index := 0;

    while not endfile(FI) loop
      readline(FI, LI);                 -- 1行読む
      read(LI, inst);                   -- 命令（32ビット）をinstへ
      mem(index) := inst;
      index      := index + 1;
    end loop;

    -- メモリの内容を読む
    loop
      rd <= mem(conv_integer(addr(7 downto 2)));
      wait on addr;                     -- addrが変化するまで実行をストップ
    end loop;
  end process;
end behv;

Answer 1

意味不明と切り捨ててしまわずに、読む努力をしましょう

google翻訳
Error (10442): VHDL Process Statement error at imem.vhdl(20): プロセスステートメントには、 sensitivity list または Wait Statementのいずれかが含まれている必要があります