Verilogのassignの選択の部分でエラーが出ます。

Question

CPUのdecoderにadd_subの命令の選択部分を変更していたいです。add,subのfuuct7だけが違う命令を追加予定です。
もともとはfunct7[5]が0か1かで判断していましたが、追加の命令を入れてfunct[6]が一であれば追加した命令、違うのならばfunct[5]が０ならadd,１ならsubを選択したいです。宣言の`defineがあるoph_vhは追加済みです。なぜできないのでしょうか？

   //assign add_or_sub = ((opcode == `RV32_OP) && (funct7[5])) ? `ALU_OP_SUB : `ALU_OP_ADD; //original

   assign add_or_sub_cal = ((opcode == `RV32_OP) && (funct7[6]) == 1) ? `ALU_OP_CAL : ( (funct7[5] == 0)? : `ALU_OP_ADD : `ALU_OP_SUB);

Comments

[fana]

> ( (funct7[5] == 0)? : `ALU_OP_ADD : `ALU_OP_SUB)

コロン ':' が変なとこ（ '?' の後ろ ）に入ってますが，質問時の記述ミスでしょうか？

[Yoshioka19082]

：を消した無事に動きました。ありがとうございます。

[fana]

じゃあ解決にしといてください．

Answer 1

:を削除すればできました。