質問をすることでしか得られない、回答やアドバイスがある。

15分調べてもわからないことは、質問しよう!

新規登録して質問してみよう
ただいま回答率
87.20%
Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

コードレビュー

コードレビューは、ソフトウェア開発の一工程で、 ソースコードの検査を行い、開発工程で見過ごされた誤りを検出する事で、 ソフトウェア品質を高めるためのものです。

受付中

verilogでnビット加算器を作る

tg_ROM_ri
tg_ROM_ri

総合スコア0

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

コードレビュー

コードレビューは、ソフトウェア開発の一工程で、 ソースコードの検査を行い、開発工程で見過ごされた誤りを検出する事で、 ソフトウェア品質を高めるためのものです。

1回答

0評価

0クリップ

302閲覧

投稿2021/08/01 14:22

前提・実現したいこと

verilogでnビット加算器を作っているのですが、構文エラーの表示が出てしまします。

発生している問題・エラーメッセージ

$ iverilog -o k5 -s k5Sim k5Sim.v k5.v k5.v:10: syntax error k5.v:10: error: syntax error in continuous assignment

該当のソースコード

v

module k5(cu, s, x, y, ci); parameter n = 4; input [n-1:0] x , y; input ci; output cu; output [n-1:0] s; wire [n-1: 0] c; assign {cu, c[n-1:1]} = x[n-1:0] & y[n-1:0] | x[n-1:0] & c[n-1:0] | y[n-1:0] & [n-1:0]; assign s = x ^ y ^ c; endmodule

v

module k5Sim; reg [3:0] x, y; reg ci; wire cu; wire [3:0] s; k5 k5(cu, s, x, y, ci); initial begin $monitor(" %b %b %b %b %b", x, y, ci, cu, s, $stime); $display(" x y ci cu s time"); x=4'b0000; y=4'b0000; ci=1'b0; #50 x=4'b0011; y=4'b0011; ci=1'b0; #50 x=4'b0110; y=4'b0011; ci=1'b0; #50 x=4'b0111; y=4'b0111; ci=1'b0; #50 x=4'b1110; y=4'b0111; ci=1'b0; #50 x=4'b1110; y=4'b0111; ci=1'b1; #50 $finish; end endmodule

試したこと

テストベンチの書き方もこれでいいのかが分かりません。

良い質問の評価を上げる

以下のような質問は評価を上げましょう

  • 質問内容が明確
  • 自分も答えを知りたい
  • 質問者以外のユーザにも役立つ

評価が高い質問は、TOPページの「注目」タブのフィードに表示されやすくなります。

気になる質問をクリップする

クリップした質問は、後からいつでもマイページで確認できます。

またクリップした質問に回答があった際、通知やメールを受け取ることができます。

teratailでは下記のような質問を「具体的に困っていることがない質問」、「サイトポリシーに違反する質問」と定義し、推奨していません。

  • プログラミングに関係のない質問
  • やってほしいことだけを記載した丸投げの質問
  • 問題・課題が含まれていない質問
  • 意図的に内容が抹消された質問
  • 過去に投稿した質問と同じ内容の質問
  • 広告と受け取られるような投稿

評価を下げると、トップページの「アクティブ」「注目」タブのフィードに表示されにくくなります。

ozwk
ozwk

2021/08/01 21:28

エラー文に何が書いてあるかわかりますか?

まだ回答がついていません

会員登録して回答してみよう

15分調べてもわからないことは
teratailで質問しよう!

ただいまの回答率
87.20%

質問をまとめることで
思考を整理して素早く解決

テンプレート機能で
簡単に質問をまとめる

質問する

関連した質問

同じタグがついた質問を見る

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

コードレビュー

コードレビューは、ソフトウェア開発の一工程で、 ソースコードの検査を行い、開発工程で見過ごされた誤りを検出する事で、 ソフトウェア品質を高めるためのものです。