verilogでnビット加算器を作る

Question

前提・実現したいこと

verilogでnビット加算器を作っているのですが、構文エラーの表示が出てしまします。

発生している問題・エラーメッセージ

$ iverilog -o k5 -s k5Sim k5Sim.v k5.v
k5.v:10: syntax error
k5.v:10: error: syntax error in continuous assignment

該当のソースコード

module k5(cu, s, x, y, ci);
   parameter n = 4;

   input [n-1:0] x , y;
   input ci;
   output cu;
   output [n-1:0] s;
   wire [n-1: 0]  c;

   assign {cu, c[n-1:1]} = x[n-1:0] & y[n-1:0] | x[n-1:0] & c[n-1:0] | y[n-1:0] & [n-1:0];

   assign s = x ^ y ^ c;

endmodule

module k5Sim;

   reg  [3:0] x, y;

   reg        ci;

   wire       cu;

   wire [3:0] s;

   k5      k5(cu, s, x, y, ci);


   initial
     begin
        $monitor(" %b %b  %b  %b %b", x, y, ci, cu, s, $stime);

        $display("    x    y ci cu    s      time");

        x=4'b0000;
        y=4'b0000;
        ci=1'b0;

        #50 x=4'b0011;
        y=4'b0011;
        ci=1'b0;

        #50 x=4'b0110;
        y=4'b0011;
        ci=1'b0;

        #50 x=4'b0111;
        y=4'b0111;
        ci=1'b0;

        #50 x=4'b1110;
        y=4'b0111;
        ci=1'b0;

        #50 x=4'b1110;
        y=4'b0111;
        ci=1'b1;

        #50 $finish;

        end
   endmodule

試したこと

テストベンチの書き方もこれでいいのかが分かりません。

Comments

[ozwk]

エラー文に何が書いてあるかわかりますか？

Answer 1

もしかして、「ちゃんと書いたはずなのにエラーが出ている」とか思っています?
そう思っちゃうと目は塞がれて目の前にある間違いにも気付かなくなります。
エラーが出ているのだから間違いがあるはず、それを探してください。

assign {cu, c[n-1:1]} = x[n-1:0] & y[n-1:0] | x[n-1:0] & c[n-1:0] | y[n-1:0] & [n-1:0];

眺めるだけで「他と違う」けどこれはどうなのかしら?

フリーフォーマットな言語なら、横にずらずら書かないで

   assign {cu, c[n-1:1]} = 
      x[n-1:0] & y[n-1:0] | 
      x[n-1:0] & c[n-1:0] | 
      y[n-1:0] & [n-1:0];

みたいな書式にしてみるのも悪くないかも。