Verilogのクロック操作について

Question

Verilogで回路設計を行っています。

一通り回路を書くことは出来たのですが、計算のタイミングで意図していない数値同士で計算を行なってしまっています。

そこで、接続した回路同士の入出力タイミングを合わせれば問題なく計算できると思うのですがタイミングのずらし方がよくわかりません。

テストベンチなどではなく作成した回路の中でずらすことは出来ないでしょうか。

お願いします

Comments

[y_waiwai]

その回路ってやつがわからないとどうしようもないですが

[ozwk]

nクロック遅らせるとかそういう話でいいんですよね?
配線遅延を操作したいとかだと、おおよその場合そもそもがおかしいってなるんですが。

Answer 1

計算のタイミングで意図していない数値同士で計算を行なってしまっています。

この言葉の意味が、意図していないクロックサイクルで演算が行われてしまっている、という意味でしたら、１つのFFを介するたびにデータの伝搬が1クロック遅れるという大原則を思い出しつつ、同期回路の設計に熟練していただく必要があります。

そうではなく、伝搬遅延のさじ加減で都合のよいタイミングで演算が行われるように調整したい、という意味でしたら、同期回路ではないものを目指しているということになってしまいます。研究レベルではそういう計算機もあるのかもしれませんが、確立された設計手法が存在しません。世間に出回っているverilogで設計された回路は全て同期回路で構成されていますので、そういった習慣や考え方に習っていただいたほうが良いと思います。

Answer 2

遅延の加減で誤動作するというのは、すでに設計として間違っています。たぶんタイミングを合わせても、安定した動作は望めません。タイミングチェックを行いましょう。

それはそれとして、

どれくらい時間をずらいのでしょうか？信号a,b があってa を遅らせたいのであれば、以下のようにtを挟みます。
クロックサイクルより少ない時間をずらすには、適当にゲートを入れたり、配置で調整します。

wire x ;
assign x = a + b ;

を

wire x,t ;
BUF1 u0(.I(a),.O(t));
assign x = t + b ;

みたいにします。記述がゲートだったり、RTLだったり混じっていますが、そういうものです。
サイクルを超えて調整したいのであれば、

reg x ;
always @(posedge clk) x <= a+b ;

を

reg x,t ;
always @(poseged clk) begin 
   t <= a ;
   x <= t + b ;
end

みたいにします。