遅延の加減で誤動作するというのは、すでに設計として間違っています。たぶんタイミングを合わせても、安定した動作は望めません。タイミングチェックを行いましょう。
それはそれとして、
どれくらい時間をずらいのでしょうか?信号a,b があってa を遅らせたいのであれば、以下のようにtを挟みます。
クロックサイクルより少ない時間をずらすには、適当にゲートを入れたり、配置で調整します。
verilog
1wire x ;
2assign x = a + b ;
を
verilog
1wire x,t ;
2BUF1 u0(.I(a),.O(t));
3assign x = t + b ;
みたいにします。記述がゲートだったり、RTLだったり混じっていますが、そういうものです。
サイクルを超えて調整したいのであれば、
verilog
1reg x ;
2always @(posedge clk) x <= a+b ;
を
verilog
1reg x,t ;
2always @(poseged clk) begin
3 t <= a ;
4 x <= t + b ;
5end
みたいにします。