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FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

HDL

HDL(ハードウェア記述言語)は、デジタル回路の設計などを行うための記述言語です。プログラミング言語に似ており、回路の設計や構成を記述することが可能。VHDL/Verilog HDL/SFLなどのHDLが広く使用されています。

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vivadoのシミュレーションのキャッシュについて

yasutin

総合スコア41

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

HDL

HDL(ハードウェア記述言語)は、デジタル回路の設計などを行うための記述言語です。プログラミング言語に似ており、回路の設計や構成を記述することが可能。VHDL/Verilog HDL/SFLなどのHDLが広く使用されています。

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投稿2023/07/24 14:46

実現したいこと

  • task23_ex_testbenchというファイルのシミュレーション結果を表示したい。

前提

task23_ex_testbench.vのファイルをset as topし、シミュレーションを実行しましたが、以前シミュレートしたファイルのシミュレーション結果が出力されてしまいました。
vivadoを再起動しても直りませんでした。

調べてみるとキャッシュが残っている可能性があることがわかり、キャッシュの消し方についてお聞きしたいです。

発生している問題・エラーメッセージ

違うファイルの結果が出力されている写真

該当のソースコード

HDL

1`timescale 1ns/1ps 2module task23_ex0_testbench(); 3 4reg _clk; 5reg [3:0]_din; 6wire [3:0]_dout; 7 8parameter CLK_PERIOD = 10.0; 9 10always #(CLK_PERIOD/2) _clk <= ~_clk; 11 12initial begin 13 _clk <= 0; 14 #50 _din <= 4'b0101; 15end 16 17task23_ex0 inst( 18 .clk(_clk), 19 .din(_din), 20 .dout(_dout) 21); 22endmodule

試したこと

vivadoを再起動した。
set as topできているか確認をした。

補足情報(FW/ツールのバージョンなど)

windows11
vivado2023.1

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投稿2023/07/25 04:59

yasutin

総合スコア41

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