回答編集履歴
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コード追加
test
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@@ -1,3 +1,21 @@
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レイテンシが既知で固定値なら
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入力データとともにValid（データ有効）信号を渡すようにして
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出力データとレイテンシが合うようにValid信号を遅延させて出力に出します
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```verilog
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module hogeWrapper(
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input wire CLK,
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input wire RESET,
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input wire INPUT,
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input wire VALID_IN,
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output wire OUTPUT,
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output wire VALID_OUT
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);
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hoge inst(CLK, RESET, INPUT, OUTPUT);
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assign VALID_OUT = /** VALID_INを遅延させたもの **/
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endmodule
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```
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