質問編集履歴
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「[補足]そもそもなぜ上記のことをやりたかったのか」を追記しました。
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@@ -37,4 +37,13 @@
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### 補足情報（FW/ツールのバージョンなど）
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この実装作業はXilinx FPGAのzynq上で行っており、ツールはVivado v2019.1 (64-bit)を使用しています。
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**[補足]そもそもなぜ上記のことをやりたかったのか**
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先に作ってしまった上位の回路が速い動作クロックで動いているためです。
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特に、他のモジュールとのやり取りにおいて、同一のデータを取り扱いますが、データラインのbit lengthが違ったりします。シリアルでデータをやりとりしているブロックも存在します。それに対して、本題のIPモジュールはINPUT/OUTPUTはパラレルで構成されています。
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そういった、スループットの違いから待ち時間が発生する、このブロックについては遅い周期でサンプリングしたい、といった背景から質問させていただきました。
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