verilog による4-bit加算器のテストベンチ

Question

verilogで4-bit加算器のテストベンチを作成しようとしたところ、表示結果が思うように表示されず困っています。
いかように試したのですが、どうしたらよいか教えていただけませんか？（verilog 初心者です。）

【$monitor($time,,"rega=%d reg=%d cin=%d acc=%d carry=%d",rega,regb,cin,acc,carry);】
0 rega= 0 reg= 0 cin=0 acc= 0 carry=0
10 rega= 4 reg=11 cin=0 acc=15 carry=0
20 rega= 4 reg=11 cin=1 acc= 0 carry=1

【$monitor($time,,"rega=%d reg=%d cin=%d acc=%d carry=%d",rega,regb,cin,acc+carry*16,carry);】
0 rega= 0 reg= 0 cin=0 acc= carry=0
10 rega= 4 reg=11 cin=0 acc= carry=0
20 rega= 4 reg=11 cin=1 acc= carry=1

【$monitor($time,,"rega=%d reg=%d cin=%d acc=%d carry=%d",rega,regb,cin,acc+(carry*16),carry);】
0 rega= 0 reg= 0 cin=0 acc= carry=0
10 rega= 4 reg=11 cin=0 acc= carry=0
20 rega= 4 reg=11 cin=1 acc= carry=1

/*test module for adder4*/

module test_adder4;
reg [3:0] rega,regb;
reg cin;
wire [3:0] acc;
wire carry;

adder4 ga(carry,acc,rega,regb,cin);

initial
begin
$monitor($time,,"rega=%d reg=%d cin=%d acc=%d carry=%d",rega,regb,cin,acc+carry*16,carry);
#0   rega=0;regb=0;cin=0;
#10  rega=4;regb=11;cin=0;
#10  rega=4;regb=11;cin=1;
#100 $finish;
end
endmodule

Answer 1

引数を連結させることで解決した。

              0 rega= 0 reg= 0 cin=0 acc= 0 carry=0
              10 rega= 4 reg=11 cin=0 acc=15 carry=0
              20 rega= 4 reg=11 cin=1 acc=16 carry=1

$monitor($time,,"rega=%d reg=%d cin=%d acc=%d carry=%d",rega,regb,cin,{carry,acc},carry);