【verilog-HDL】if文の条件が式じゃないとき、実行文が不等号の時の意味って何

Question

verilog HDLのコード

module blink (
    input       CLK,
    input       RST,
    reg [2:0]   LED_RGB
);

always @( posedge CLK ) begin
    if ( RST )
        cnt26 <= 26'h0;
    else
        cnt26 <= cnt26 + 1'h1;
end

wire ledcnten = (cnt26==26'h3ffffff);

質問

2つ質問があります。if文で条件にRSTとあります。if(RST!=1)のような式なら理解できるのですが、信号名だけ書かれているときはどのような条件なのでしょうか。
また実行文ではcnt26 <= 26'h0;とあります。なぜ小なりイコールなのでしょうか。条件式以外で小なりイコールを使うときの意味を教えてください。

Comments

[1T2R3M4]

調べたこと、試したことを追記してください。

[im_a_student]

テキストを読んでいるところでまだ実行などはできません。すみません。
verilogのif文で検索しても文字だけの条件が出てきませんでした。

Answer 1

信号名だけ書かれているときはどのような条件なのでしょうか。

0の場合は偽、その他は真、ですね

<= は代入文です。

Comments

[im_a_student]

ありがとうございます。
RST＝1の場合は cnt26 <= 26'h0 が実行されて、0の場合はelse以下が実行されるという意味ですか？

[y_waiwai]

そういうことですね

同期リセット付きのカウンタですね

[im_a_student]

なるほど！！理解できました！
ありがとうございますm (_ _) m