VHDLで比較演算結果をstd_logicへ代入する

Question

前提・実現したいこと

VHDLで比較演算結果をstd_logicへ代入したいのですが、ライブラリはありませんか？

verilogからの翻訳作業中で、信号数が数百個あるため、
可読性を考えて3項演算子は避けたいと思っています。

発生している問題・エラーメッセージ

** Error: ../../aaa.vhd(23): Type error resolving infix expression "=" as type ieee.std_logic_1164.STD_LOGIC.

該当のソースコード

	hit_cnt10	<=	(cnt = "1010");