verilogでD-FF回路をNANDゲートのみで記述したい

Question

verilogを用いて添付した写真に示されているD-FF回路を記述しました。

module code25(D,clk,rst,a,b,Qn,Qnbar);
	input D,clk,rst,a,b;
	output reg Qn,Qnbar;

	output wire A;
	output wire B;
	//前の状態
	wire a;
	wire b;
	wire q;

	assign A=~(~(a & ~(b&D)) & clk);
	assign B=~(~(b&D) & clk & a);
	assign q=Qn;
	
	always @(posedge clk or negedge rst)
	begin
		if(rst==1'b0)
		begin
			Qn<=1'b0;
			Qnbar<=1'b1;
		end
		else
		begin
			Qn=~( ~(B & q) & A);
			Qnbar=~Qn;
		end
	end

endmodule

※aはSR-FFへの入力Sの前状態、bはSR-FFへの入力Rの前状態としています。

これで動かしてみたのですが、Qnの値がずっと０のままで変化しません。
それぞれの要素を取り出して調べてみたのですが、どうやらAの値の計算が上手くいってないようでした。
（試しに~Aを出力させてみたところ、０の反転が０になっていました。）
どこに原因があるか教えていただきたいです。

よろしくお願い致します。

Answer 1

そもそもゲートだけで構成している回路なんですから、

always @(posedge clk or negedge rst)

でエッジ処理するというのはおかしくないですか。

Comments

[h_proc]

立ち上がりの時に動作するように実装したかったのですが、それをエッジ処理すると上手くいかないということなのでしょうか？

[y_waiwai]

まあ、ちゃんとコードを読むのはめんどくさいのでやらないですが、

NANDゲートの回路を記述する、というテーマからすると、
この回路には、立ち上がり時、という要素はないですよね

[h_proc]

もう一度考え直してみます。ありがとうございました。