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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

D

D言語(D programming language)は、プログラミング言語の1つで C言語の後続を目指したマルチパラダイムプログラミング言語で、オブジェクト指向プログラミング可能な言語です。

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verilogでD-FF回路をNANDゲートのみで記述したい

h_proc

総合スコア68

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

D

D言語(D programming language)は、プログラミング言語の1つで C言語の後続を目指したマルチパラダイムプログラミング言語で、オブジェクト指向プログラミング可能な言語です。

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投稿2020/12/06 08:58

verilogを用いて添付した写真に示されているD-FF回路を記述しました。
イメージ説明

verilog

1module code25(D,clk,rst,a,b,Qn,Qnbar); 2 input D,clk,rst,a,b; 3 output reg Qn,Qnbar; 4 5 output wire A; 6 output wire B; 7 //前の状態 8 wire a; 9 wire b; 10 wire q; 11 12 assign A=~(~(a & ~(b&D)) & clk); 13 assign B=~(~(b&D) & clk & a); 14 assign q=Qn; 15 16 always @(posedge clk or negedge rst) 17 begin 18 if(rst==1'b0) 19 begin 20 Qn<=1'b0; 21 Qnbar<=1'b1; 22 end 23 else 24 begin 25 Qn=~( ~(B & q) & A); 26 Qnbar=~Qn; 27 end 28 end 29 30endmodule

※aはSR-FFへの入力Sの前状態、bはSR-FFへの入力Rの前状態としています。

これで動かしてみたのですが、Qnの値がずっと0のままで変化しません。
それぞれの要素を取り出して調べてみたのですが、どうやらAの値の計算が上手くいってないようでした。
(試しに~Aを出力させてみたところ、0の反転が0になっていました。)
どこに原因があるか教えていただきたいです。

よろしくお願い致します。

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回答1

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ベストアンサー

そもそもゲートだけで構成している回路なんですから、

always @(posedge clk or negedge rst)

でエッジ処理するというのはおかしくないですか。

投稿2020/12/06 09:14

y_waiwai

総合スコア87719

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h_proc

2020/12/06 09:49

立ち上がりの時に動作するように実装したかったのですが、それをエッジ処理すると上手くいかないということなのでしょうか?
y_waiwai

2020/12/06 09:55

まあ、ちゃんとコードを読むのはめんどくさいのでやらないですが、 NANDゲートの回路を記述する、というテーマからすると、 この回路には、立ち上がり時、という要素はないですよね
h_proc

2020/12/06 12:11

もう一度考え直してみます。ありがとうございました。
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