Verilogのif文の判定タイミング

Question

以下のVerilogのソースで、clkCnt = 100、SPICLK = 1の場合、
a <= 1;は必ず実行されるのでしょうか。

if(clkCnt == 100)begin
    SPICK <= 0;
    if(SPICLK == 1)begin
        a <= 1;
    end
end

modelsimでSimulationを行った結果は、aは1となりました。

ただ、HDLはシミュレーションと実機とで動作が異なることがあるので、
上記の場合に不安定な状態にならないかを教えて頂きたく。

Answer 1

clkCnt, SPICLK の宣言が順当である限り、
経験的、静的にコードを見た限りでは、実行されないような条件は思いつきません。

順当ではない例として、

wire [2:0] clkCnt;

たぶんこういった例との対比ですよね。

if(clkCnt == 100)begin
    SPICK = 0;
    if(SPICLK == 1)begin
        a = 1;
    end
end

Comments

[YOshim]

ありがとうございます。
設計する上で自信が持てました。