質問編集履歴
1
試したことと補足情報を変更しました
test
CHANGED
|
@@ -1 +1 @@
|
|
|
1
|
-
|
|
1
|
+
Verilogのエラーについて解決したい
|
test
CHANGED
|
@@ -62,15 +62,9 @@
|
|
|
62
62
|
i_andi | i_lw | i_sw | i_lui ; //
|
|
63
63
|
endmodule
|
|
64
64
|
|
|
65
|
-
|
|
66
|
-
```ここに言語名を入力
|
|
67
|
-
```
|
|
68
|
-
|
|
69
65
|
### 試したこと
|
|
70
|
-
|
|
71
|
-
|
|
66
|
+
インデントをそろえたりしてみましたが同じエラーが表示されてしまいました。
|
|
72
67
|
|
|
73
68
|
### 補足情報（FW/ツールのバージョンなど）
|
|
69
|
+
Verilog HDLで制御ユニットを作ろうと思っているのですが、うまくいきません。
|
|
74
70
|
|
|
75
|
-
ここにより詳細な情報を記載してください。
|
|
76
|
-
|