質問編集履歴
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コード修正
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File without changes
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test
CHANGED
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@@ -18,7 +18,7 @@
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### 発生している問題・エラーメッセージ
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-
syntax error
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+
syntax error
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@@ -42,7 +42,7 @@
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reg `WORD pc;
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-
reg `WORD inst
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+
reg `WORD inst;
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@@ -50,13 +50,13 @@
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-
re
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+
wire `WORD r1;
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-
re
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+
wire `WORD r2;
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-
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+
decode d( inst, r1, r2 );
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always @(posedge clock) begin
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@@ -64,7 +64,7 @@
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65
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inst = instructions[pc];
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-
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+
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@@ -75,6 +75,8 @@
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75
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$display("instuctions[pc] = %x\n", instructions[pc]);
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end
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+
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+
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80
82
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@@ -100,15 +102,15 @@
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module decode(inst, r1, r2);
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-
input
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+
input `WORD inst;
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105
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output [7:0] r1, r2;
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109
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-
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+
r1 = inst[15:8];
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111
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-
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+
r2 = inst[7:0];
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endmodule
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3
コード修正
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CHANGED
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File without changes
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test
CHANGED
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@@ -100,15 +100,15 @@
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100
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101
101
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module decode(inst, r1, r2);
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102
102
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103
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-
input inst;
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103
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+
input [15:0] inst;
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104
104
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105
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-
output r1, r2;
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105
|
+
output [7:0] r1, r2;
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108
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-
assign r
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+
assign r1 = inst[15:8];
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-
assign r
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111
|
+
assign r2 = inst[7:0];
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113
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endmodule
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2
質問追加
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File without changes
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test
CHANGED
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@@ -2,7 +2,17 @@
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3
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4
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-
以下のベリログのコードでdecodeというmoduleをインスタンス化した時にエラーになるのですが何が原因なのでしょうか？
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5
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+
以下のベリログのコードでdecodeというmoduleをインスタンス化した時にエラーになるのですが何が原因なのでしょうか？
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+
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+
decodeモジュールでは`16bit`の`inst`を`r1`と`r2`に分けるという動作をしたいです
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+
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+
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+
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+
---
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+
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+
調べた所`always@`の中にモジュールのインスタンス化をするとエラーが起きるそうなので、alwaysの外に移動してみたのですが、今度は`Port 1 (inst) of decode expects 1 bits, got 16.`というエラーに遭遇しました。
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+
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+
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1
コード修正
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CHANGED
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File without changes
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test
CHANGED
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@@ -54,7 +54,7 @@
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inst = instructions[pc];
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-
decode d( inst, r1, r2 );
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+
decode d( inst, r1, r2 ); // ここでエラー発生
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