質問編集履歴
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初心者マークを付けた。情報の追記
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@@ -1,16 +1,29 @@
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### 前提・実現したいこと
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verilog初心者です。テキストのソースコードにわからない部分があったので解説お願いいたします。
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###分からないこと①
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LEDを赤、緑、青、白、消灯の5つの状態に変化させる回路のソースコードです。
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26ビットの分周カウンタで125MHzのクロック信号を分周して約1.86Hzにしています。
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17行目の以下の文の==の意味が分かりません。==は等しいという意味だと思いますが、代入するものに対して等しいとはどういう意味なのでしょうか。条件式に出てくるのならわかるのですが…
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また、26'h3ffffffは2進数で言う1が26桁並んだ数値ですが、なぜここで出てきているのでしょうか。
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### わからない部分
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### わからない部分①
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```
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wire ledcnten = (cnt26==26'h3ffffff);
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```
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###分からないこと②
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以下の文はRST≠0のときcnt26に0を代入して、RST=0のときcnt26+1を代入していると思うのですが、テキストのブロック図にはALL1検出と書いてあります。この記述がなぜ26ビットで分周できるのでしょうか。システムクロックを分周というソースコード自体があまりよく分かっていないのかもしれません。
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### わからない部分②
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```
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if ( RST )
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cnt26 <= 26'h0;
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else
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cnt26 <= cnt26 + 1'h1;
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```
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+
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### 該当のソースコード
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```verilog
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@@ -59,4 +72,9 @@
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end
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endmodule
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```
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+
```
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+
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###わかっていること
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・@( posedge CLK ) beginでクロック信号の立ち上がりのタイミングでbegin以下が実行されること。
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・if(RST)でRST≠0の時だということ。
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・26'h0は26ビットの16進数で0の数値という意味だということ。
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