そういう細かな仕様は,Intelのマニュアルを御覧ください.
おそらくすべて,リニアアドレス(ページングが有効なら仮想アドレス)です.
0.ページングが有効ならセグメントへのアクセスはページング機構を通して行われる.
2.1.5 Memory Management
When paging is used: all code, data, stack, and system segments (including the GDT and IDT) can be paged with only the most recently accessed pages being held in physical memory.
1.割り込みハンドラの位置はRIPに格納するための合計64ビット分のオフセットを持つ.
6.14.1 64-Bit Mode IDT
Interrupt and trap gates are 16 bytes in length to provide a 64-bit offset for the instruction pointer (RIP).
2.GDTはセグメントではなく,GDTのデータ構造へのリニアアドレス
3.5.1 Segment Descriptor Tables
The GDT is not a segment itself; instead, it is a data structure in linear address space. The base linear address and limit of the GDT must be loaded into the GDTR register (see Section 2.4, “Memory-Management Registers”).
3.GDTRとIDTRレジスタにはリニアアドレスが格納される.
2.1.6 System Registers
•The GDTR, LDTR, and IDTR registers contain the linear addresses and sizes (limits) of their respective tables. See also: Section 2.4, “Memory-Management Registers.”
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こちらの条件を満たす必要があります。
2015/10/23 09:51