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機械語

機械語とは、プロセッサが直接解釈・実行できる状態の言語です。

アセンブリ言語

アセンブリ言語とは、機械語を人間にわかりやすい形で記述した低水準言語です。

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

CPU

CPUは、コンピュータの中心となる処理装置(プロセッサ)で中央処理装置とも呼ばれています。プログラム演算や数値計算、その他の演算ユニットをコントロール。スマホやPCによって内蔵されているCPUは異なりますが、処理性能が早いほど良いとされています。

Q&A

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RISC-Vでアセンブリと機械語のテスト動作のやり方がわかりません。

Yoshioka19082

総合スコア4

機械語

機械語とは、プロセッサが直接解釈・実行できる状態の言語です。

アセンブリ言語

アセンブリ言語とは、機械語を人間にわかりやすい形で記述した低水準言語です。

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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CPUは、コンピュータの中心となる処理装置(プロセッサ)で中央処理装置とも呼ばれています。プログラム演算や数値計算、その他の演算ユニットをコントロール。スマホやPCによって内蔵されているCPUは異なりますが、処理性能が早いほど良いとされています。

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投稿2022/12/28 08:53

以下のRISC-Vで動作確認をしたいです。/src/fpgaにあるファイル(top.v main.xdcを除いて)iverilogでコンパイルまではエラーなくできました。以下のアセンブリファイルを実行してレジスタの中身を確認したいです。また、アセンブリファイルからではなく、機械語からもテストしたいです。これらの結果をGTKWAVEで見たいのですが、どのように行えばいいでしょうか?サイトを見たのですが、初心者なのでよくわかりませんでした.Github

iverilog -s top alloc_issue_ino.v alu.v alu_ops.vh arf.v brimm_gen.v btb.v constants.vh decoder.v define.v dmem.v dualport_ram.v exunit_alu.v exunit_branch.v exunit_ldst.v exunit_mul.v gshare.v imem.v imem_outa.v imm_gen.v mpft.v multiplier.v oldest_finder.v pipeline.v pipeline_if.v prioenc.v ram_sync.v ram_sync_nolatch.v reorderbuf.v rrf.v rrf_freelistmanager.v rs_alu.v rs_branch.v rs_ldst.v rs_mul.v rs_reqgen.v rv32_opcodes.vh search_be.v src_manager.v srcopr_manager.v srcsel.v storebuf.v system.v tag_generator.v uart.v topsim.v
//test_assembly.s addi s1, zero, 5 addi t2, zero, 24 add x3, s1, t2 //test_machine.txt 0: 00500493 00000000010100000000010010010011 4: 01800393 00000001100000000000001110010011 8: 007481b3 00000000011101001000000110110011

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