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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

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307閲覧

verilog HDLのブロッキング文について

syana2000

総合スコア34

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

FPGA

FPGAは、製造後でも設計者によって書き換えができる論理回路です。即時に書き換えが可能なため、開発期間を短縮することが可能。何度でも書き換えられるといった柔軟性があるため、製造や開発における費用も削減できるといったメリットがあります。

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投稿2017/08/28 16:16

編集2017/08/28 17:34

always文でノンブロッキング文を以下の3通りで書いた場合、aの値はどうなるのでしょうか


a<=0;
a<=1;
a<=2;


a<=0;
if(1) a<=1;


if(1) a<=0;
if(1) a<=1;

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回答1

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ベストアンサー

論理合成でも(XST)
シミュレーション記述でも(ISim)
最後に代入した値になりました。

シミュレーション記述:

verilog

1`timescale 1ns / 1ps 2 3module test; 4 5 reg clk; 6 reg[1:0] a; 7 reg b; 8 reg c; 9 always #5 10 clk <= !clk; 11 12 always@(posedge clk) begin 13 a <= 0; 14 a <= 1; 15 a <= 2; 16 end 17 18 always@(posedge clk) begin 19 b <= 0; 20 if(1) b <= 1; 21 end 22 23 always@(posedge clk) begin 24 if(1) c <= 0; 25 if(1) c <= 1; 26 end 27 28 29 initial begin 30 clk = 0; 31 a = 0; 32 b = 0; 33 c = 0; 34 end 35 36endmodule 37 38

a : 2
b : 1
c : 1

投稿2017/08/28 23:49

編集2017/08/28 23:51
ozwk

総合スコア13521

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