verilog HDLのブロッキング文について

Question

always文でノンブロッキング文を以下の3通りで書いた場合、aの値はどうなるのでしょうか

①
a<=0;
a<=1;
a<=2;

②
a<=0;
if(1) a<=1;

③
if(1) a<=0;
if(1) a<=1;

Answer 1

論理合成でも(XST)
シミュレーション記述でも(ISim)
最後に代入した値になりました。

シミュレーション記述:

`timescale 1ns / 1ps

module test;

    reg clk;
    reg[1:0] a;
    reg b;
    reg c;
    always #5
        clk <= !clk;

    always@(posedge clk) begin
        a <= 0;
        a <= 1;
        a <= 2;
    end

    always@(posedge clk) begin
        b <= 0;
        if(1) b <= 1;
    end

    always@(posedge clk) begin
        if(1) c <= 0;
        if(1) c <= 1;
    end


    initial begin
        clk = 0;
        a = 0;
        b = 0;
        c = 0;
    end
    
endmodule

a : 2
b : 1
c : 1