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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

コマンド

コマンドとは特定のタスクを行う為に、コンピュータープログラムへ提示する指示文です。多くの場合、コマンドはShellやcmdようなコマンドラインインターフェイスに対する指示文を指します。

解決済

verilog-HDLでdffの実行でエラーが起きる

Rauto
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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

コマンド

コマンドとは特定のタスクを行う為に、コンピュータープログラムへ提示する指示文です。多くの場合、コマンドはShellやcmdようなコマンドラインインターフェイスに対する指示文を指します。

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投稿2021/08/01 10:40

前提・実現したいこと

verilog-HDLでdffをのテストプログラムを実行したいです.

発生している問題・エラーメッセージ

$ iverilog -o dffn -s dffnSim dffnSim.v dffn.v clk.v dffnSim.v:14: syntax error dffn.v:1: error: malformed statement dffn.v:2: syntax error dffn.v:2: error: malformed statement dffn.v:3: syntax error dffn.v:3: error: malformed statement dffn.v:4: syntax error dffn.v:4: error: malformed statement dffn.v:5: syntax error dffn.v:5: Syntax in assignment statement l-value. dffn.v:6: syntax error dffn.v:6: Syntax in assignment statement l-value. dffn.v:7: syntax error clk.v:1: error: malformed statement clk.v:2: syntax error clk.v:2: error: malformed statement clk.v:3: syntax error clk.v:3: error: malformed statement clk.v:4: syntax error clk.v:4: Syntax in assignment statement l-value. clk.v:5: syntax error clk.v:5: Syntax in assignment statement l-value. clk.v:6: syntax error I give up.

該当のソースコード

v

module clk(ck); output ck; reg ck; initial ck = 0; always #50 ck = ~ck; endmodule

v

module dffn(Q, D, ck); input D, ck; output Q; reg Q; initial Q = 0; always @(negedge ck) Q = D; endmodule

v

module dffnSim; reg i; wire o; clk clk1(ck); dffn dffn1(o, i, ck); initial begin $monitor(" %b %b %b",ck,i,o,$stime); $display("ck i o time"); i = 0; #100 i = 1; #200 i = 0; #100 $finish; endmodule

試したこと

サンプルプログラム通りに記述したはずがエラーまみれになって困っています.プログラムが間違っているのが,実行のコマンドが間違っているのかも分からないです.

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