verilogで割り算を作りたいです。
このソースコードを入力すると
Signal <r7<14:8>> is assigned but never used. This unconnected signal will be trimmed during the optimization process.
とエラーが出てしまったのですが、どうなおせばいいでしょうか
verilog初心者で自分でなおせません
module subdivider( input [14:0] n, input [14:0] d, output q, output [14:0] r ); assign q = (n >= d); assign r = (q == 1) ? n - d : n; endmodule module divider( input [7:0] n, input [7:0] d, output [7:0] q, output [7:0] r ); wire [7:0] q0; wire [14:0] r0, r1, r2, r3, r4, r5, r6, r7; subdivider div0({7'b0, n}, { d, 7'b0}, q0[7], r0); subdivider div1( r0, {1'b0, d, 6'b0}, q0[6], r1); subdivider div2( r1, {2'b0, d, 5'b0}, q0[5], r2); subdivider div3( r2, {3'b0, d, 4'b0}, q0[4], r3); subdivider div4( r3, {4'b0, d, 3'b0}, q0[3], r4); subdivider div5( r4, {5'b0, d, 2'b0}, q0[2], r5); subdivider div6( r5, {6'b0, d, 1'b0}, q0[1], r6); subdivider div7( r6, {7'b0, d}, q0[0], r7); assign q = (d == 8'b0) ? 8'bx : q0; assign r = (d == 8'b0) ? 8'bx : r7[7:0]; endmodule
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2019/07/29 02:17