verilogでmoduleをインスタンス化した時にSyntax Error

Question

前提・実現したいこと

以下のベリログのコードでdecodeというmoduleをインスタンス化した時にエラーになるのですが何が原因なのでしょうか？
decodeモジュールでは16bitのinstをr1とr2に分けるという動作をしたいです

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調べた所always@の中にモジュールのインスタンス化をするとエラーが起きるそうなので、alwaysの外に移動してみたのですが、今度はPort 1 (inst) of decode expects 1 bits, got 16.というエラーに遭遇しました。　

発生している問題・エラーメッセージ

syntax error

該当のソースコード

`define WORD        [15:0]
`define MEMORY [65536-1:0]


module Processor(reset, clock);
    input reset, clock;
    reg `WORD pc;
    reg `WORD inst;

    reg `WORD instructions `MEMORY;

    wire `WORD r1;
    wire `WORD r2;
    
    decode d( inst, r1,  r2 );
    always @(posedge clock) begin
            pc = pc + 1;
            inst = instructions[pc];
            

            $display("reg1 %d\t reg2 %d\n", r1, r2);
            $display("pc = %d\n", pc);
            $display("instuctions[pc] = %x\n", instructions[pc]);
   end




    always @(reset) begin
        pc = 0;
        $readmemh0(instructions, 0, 65535);
    end 


endmodule

module decode(inst, r1, r2);
    input `WORD inst;
    output [7:0] r1, r2;

    r1 = inst[15:8];
    r2 = inst[7:0];
endmodule 



module testbench;

    reg clock;
    reg reset;
    wire halt;

    Processor proc(.clock(clock), .reset(reset));

    initial begin
        reset <= 1;
        #1;
        reset <= 0;
        #1;
        repeat (1<<15) begin
            clock <= 1;
            #1;
            clock <= 0;
            #1;
        end
    end
endmodule

Answer 1

インスタンスは永続的に存在するもので、always の中には、clock のedgeが変化したときの動作を記述します。clockの変化によってインスタンスが消えたり生成されたりを繰り返すわけではないので、alwaysの中でインスタンス化を宣言することはできません。
インスタンスの機能、この例では、16bitを分解する動作は、インスタンスの内部でclockの変化に伴う動作として定義ます。
その部分だけを短く書けば、
インスタンス化部分..

decode d(..) ;
always @(posedge clock) .. 

decodeでの動作定義

module decode(clock,..) ;
    always @(posedge clock) ..

全体としては以下のように直しました。
気に入ったら解決済、best answerお願いしますね。

`timescale 1ns / 1ns
`define WORD 16
//`define MEMORY 65536
`define MEMORY 32

module Processor(reset, clock,r1,r2);
    input reset, clock;
    output [`WORD/2-1:0] r1, r2 ;
    reg [`WORD-1:0] pc,inst ;
    reg [`WORD-1:0] instructions [`MEMORY-1:0];

    //wire [`WORD-1:0] r1,r2 ;

    decode d(.clock(clock),.inst(inst), .r1(r1),  .r2(r2));
    always @(posedge clock) pc <= (reset)?16'h0:(pc+1) ;
    always @(posedge clock) inst = instructions[pc];
    initial $readmemh0(instructions, 0, `MEMORY);

endmodule

module decode(clock,inst, r1, r2);
    input clock ;
    input [`WORD-1:0] inst;
    output reg [`WORD/2-1:0] r1, r2;
//    reg [`WORD/2-1:0] r1,r2 ;
//    always @(posedge clock) {r1,r2} <= inst ;
    always @(posedge clock) r1 <= inst[`WORD-1:`WORD/2];
    always @(posedge clock) r2 <= inst[`WORD/2-1:0];
endmodule
module testbench;
    reg clock;
    initial clock = 0 ;
    always clock = #1 ~clock ;

    reg reset;
    initial begin
        #0 ;reset = 0 ;
        #1 ;reset = 1 ;
    end

    wire [`WORD/2-1:0] r1, r2 ;
    Processor proc(.clock(clock), .reset(reset), .r1(r1),.r2(r2));
endmodule // testbench

Comments

[ijuya_yika]

コメントありがとうございます。
r1, r2がtestbenchでnet型で定義されてますがregのままだとなぜいけないのでしょうか？　あとprocessor内でwireとして定義しても良いのでしょうか？

[gm300]

regにできます。

別のレジスタのインスタンスになります。従って、decode のr1をtestbenchのr1に代入する動作を記述する必要があります。
　test benchで、
wire [`WORD/2-1:0] r1_tmp ;
Processor proc(...,.r1(r1_tmp));
always @(posedge clock) r1 <= r1_temp ;

１つのr1をdecode階層とtestbench階層で２回インスタンス化することはできません。1つのインスタンスを異なる階層（同じ階層でも）で別名/alias的または、union 的に命名することは文法的に考慮されていません。

レジスタインスタンスを使わない実装もあります。その場合、配線だけで、clockに合わせて代入するべきレジスタがないし、clockに関係なくつねにdecodeされるので、wire だけで、always は不要になります。例えば、
　wire [`WORD/2-1:0] r1,r2 ;
assign {r1,r2} = inst ;
... 配線には、別名をつけることがどれだけでもできます。

Answer 2

書籍「Verilog‐HDLによる論理合成の基礎―合成に向いたコーディングを考える」を参考にしてみましょう。verilogの文法の中で、普通に必要な部分がわかりやすく説明されています。