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Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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1回答

389閲覧

プログラムを実行したいのですがエラーが出できます。助けてください!!

carnage0216

総合スコア194

Verilog

Verilogは、デジタル回路設計用の論理シミュレータ。また、ハードウェアの電子回路設計の際に用いるハードウェア記述言語を指すこともあります。両者を見分けるために、言語を「Verilog-HDL」と呼ぶ場合もあります。

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投稿2017/12/30 16:33

ザイリンクスのplan aheadで以下のプログラムを実行したいのですがエラーが出できます。
エラーメッセージ [HDLCompilers 26] "C:\Users\Daito\testPROJECT\testPROJECT.srcs\sources_1\imports\Desktop\seg7dec.v" line 7 Macro reference `b1110 is not defined

以下がプログラムです。
seg7dec.v(ファイル名)

module seg7dec(
input [3:0] SW,
output reg[7:0] nSEG,
output [3:0] nAN
);

assign nAN = 4`b1110;

always @* begin
case ( SW )
4h0: nSEG = 8b11000000;
4h1: nSEG = 8b11111001;
4h2: nSEG = 8b10100100;
4h3: nSEG = 8b10110000;
4h4: nSEG = 8b10011001;
4h5: nSEG = 8b10010010;
4h6: nSEG = 8b10000010;
4h7: nSEG = 8b11011000;
4h8: nSEG = 8b10000000;
4h9: nSEG = 8b10010000;
4ha: nSEG = 8b10001000;
4hb: nSEG = 8b10000011;
4hc: nSEG = 8b11000110;
4hd: nSEG = 8b10100001;
4he: nSEG = 8b10000110;
4hf: nSEG = 8b10001110;
default:nSEG = 8`bxxxxxxxx;
endcase
end
endmodule

seg7dec.ucf(制約ファイル名)

7segment display

NET "nSEG<0>" LOC = "L18";
NET "nSEG<1>" LOC = "F18";
NET "nSEG<2>" LOC = "D17";
NET "nSEG<3>" LOC = "D16";
NET "nSEG<4>" LOC = "G14";
NET "nSeG<5>" LOC = "J17";
NET "nSEG<6>" LOC = "H14";
NET "nSEG<7>" LOC = "C17";

NET "nAN<0>" LOC = "F17";
NET "nAN<1>" LOC = "H17";
NET "nAN<2>" LOC = "C18";
NET "nAN<3>" LOC = "F15";

Switches

NET "SW<0>" LOC = "G18";
NET "SW<1>" LOC = "H18";
NET "SW<2>" LOC = "K18";
NET "SW<3>" LOC = "K17";

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hillacken

2018/01/17 23:24

解決しませんか?
carnage0216

2018/01/17 23:28

解答者様のおかげで解決していました。連絡してなくて申し訳ありませんでした。
carnage0216

2018/01/17 23:28

どうもありがとうございました。
guest

回答1

0

ベストアンサー

クォーテーションがおかしいです
4`b1110;
ではなく
4'b1110;です

投稿2018/01/05 05:23

hillacken

総合スコア359

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